特許
J-GLOBAL ID:201203081590824489
成膜方法、半導体装置及びその製造方法、並びに基板処理装置
発明者:
,
出願人/特許権者:
代理人 (2件):
渡邊 和浩
, 星宮 勝美
公報種別:公開公報
出願番号(国際出願番号):特願2010-203923
公開番号(公開出願番号):特開2012-060042
出願日: 2010年09月13日
公開日(公表日): 2012年03月22日
要約:
【課題】真空装置を使用せずに、トランジスタ等の半導体装置に適用できるMOS構造の積層膜を形成する。【解決手段】成膜方法は、半導体膜3を有する基板に、ポリシラン溶液を塗布し、半導体膜3上にポリシラン膜5を形成する工程(STEP1)と、ポリシラン膜5上に、金属塩溶液を塗布し、金属イオン含有膜7を形成することにより、ポリシラン膜5をポリシロキサン膜5Aへ、金属イオン含有膜7を金属微粒子含有膜7Aへ、それぞれ改質する工程(STEP2)を備え、MOS構造の積層膜100を形成する。【選択図】図1
請求項(抜粋):
膜状または基板状の半導体材料層上に設けられたゲート絶縁膜としての酸化物膜と、該酸化物膜上に設けられたゲート電極としての導体膜と、を有するMOS構造の積層膜を形成する成膜方法であって、
前記半導体材料層が表面に露出した基板にポリシラン溶液を塗布し、前記半導体材料層上にポリシラン膜を形成する工程と、
前記ポリシラン膜上に、金属塩溶液を塗布して金属イオン含有膜を形成することにより、前記ポリシラン膜をポリシロキサン膜へ、前記金属イオン含有膜を金属微粒子含有膜へ、それぞれ改質してMOS構造の積層膜を形成する工程と、
を備えた成膜方法。
IPC (9件):
H01L 29/78
, H01L 21/316
, H01L 21/288
, H01L 21/283
, H01L 21/320
, H01L 29/786
, H01L 21/336
, H01L 51/05
, H01L 51/40
FI (12件):
H01L29/78 301G
, H01L21/316 G
, H01L21/288
, H01L21/283 B
, H01L21/88 B
, H01L29/78 617T
, H01L29/78 617V
, H01L29/78 617J
, H01L29/78 617M
, H01L29/28 100A
, H01L29/28 370
, H01L29/28 390
Fターム (78件):
4M104AA01
, 4M104AA03
, 4M104AA04
, 4M104AA09
, 4M104AA10
, 4M104BB06
, 4M104BB07
, 4M104BB08
, 4M104BB09
, 4M104CC05
, 4M104DD06
, 4M104DD51
, 4M104DD53
, 4M104DD63
, 4M104DD79
, 4M104EE03
, 4M104EE14
, 4M104FF13
, 4M104GG09
, 5F033HH07
, 5F033HH11
, 5F033HH13
, 5F033HH14
, 5F033PP26
, 5F033PP28
, 5F033QQ37
, 5F033QQ52
, 5F033QQ72
, 5F033RR01
, 5F033SS00
, 5F033VV06
, 5F033VV15
, 5F058BC02
, 5F058BF40
, 5F058BF46
, 5F058BH04
, 5F058BJ01
, 5F110AA16
, 5F110CC01
, 5F110DD01
, 5F110DD02
, 5F110DD05
, 5F110DD13
, 5F110EE02
, 5F110EE14
, 5F110EE42
, 5F110EE48
, 5F110FF02
, 5F110FF09
, 5F110FF27
, 5F110GG01
, 5F110GG02
, 5F110GG04
, 5F110GG05
, 5F110GG42
, 5F110GG44
, 5F110HL02
, 5F110NN02
, 5F110NN22
, 5F110NN33
, 5F110QQ01
, 5F140AA40
, 5F140AC36
, 5F140BA01
, 5F140BA02
, 5F140BA06
, 5F140BA10
, 5F140BD05
, 5F140BE05
, 5F140BE17
, 5F140BF05
, 5F140BF11
, 5F140BF15
, 5F140BG27
, 5F140BG36
, 5F140BG37
, 5F140BG44
, 5F140CC03
引用特許:
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