特許
J-GLOBAL ID：201203098051583303
容量素子の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
特許業務法人ゆうあい特許事務所
公報種別：公開公報
出願番号（国際出願番号）：特願2010-154681
公開番号（公開出願番号）：特開2012-019011
出願日： 2010年07月07日
公開日（公表日）： 2012年01月26日
要約：
【課題】基板上に耐圧が異なる容量素子を共通の工程で形成する際に、基板上に残渣を残さないようにする。【解決手段】基板10の上に半導体不純物がドープされた第1ポリシリコン層40を形成し、第1ポリシリコン層40の上にCVD法により第1酸化膜41を層状に堆積する(図2(a))。これにより、1回目の酸化で第1酸化膜41を第1ポリシリコン層40の粒界部に入り込ませないようにする。そして、第1酸化膜41を第1ボトム膜24にパターニングした後(図2(b))、第1ポリシリコン層40の上に第2酸化膜42を形成する(図2(c))。2回目の酸化は短時間で終わるので、第1ポリシリコン層40の増速酸化が進行する前に第2酸化膜42の形成が完了する。このため、第1ポリシリコン層40をエッチングする際に第2酸化膜42の一部がマスクとならないようにすることができる。【選択図】図2
請求項（抜粋）：
基板(10)と、前記基板(10)の上に形成された第1容量素子(20)と、前記基板(10)の上に形成されると共に前記第1容量素子(20)よりも低耐圧の第2容量素子(30)と、を備え、
前記第1容量素子(20)は、前記基板(10)の上に形成された第1電極(21)と、前記第1電極(21)の上に形成された第1ボトム膜(24)を含んだ第1誘電体膜(22)と、前記第1誘電体膜(22)の上に形成された第2電極(23)と、を備えて構成され、
前記第2容量素子(30)は、前記基板(10)の上に形成された第3電極(31)と、前記第3電極(31)の上に形成された第2ボトム膜(34)を含んだ第2誘電体膜(32)と、前記第2誘電体膜(32)の上に形成された第4電極(33)と、を備えて構成された容量素子の製造方法であって、
半導体不純物がドープされた第1ポリシリコン層(40)を前記基板(10)の上に形成する工程と、
前記第1ポリシリコン層(40)の上に前記第1誘電体膜(22)および前記第2誘電体膜(32)を形成する工程と、
前記第1ポリシリコン層(40)をパターニングすることにより、前記第1電極(21)および前記第3電極(31)を形成する工程と、
前記第1誘電体膜(22)の上に前記第2電極(23)を形成すると共に、前記第2誘電体膜(32)の上に前記第4電極(33)を形成する工程と、を含み、
さらに、前記第1誘電体膜(22)および前記第2誘電体膜(32)を形成する工程では、
前記第1ポリシリコン層(40)の上にCVD法により第1酸化膜(41)を形成する工程と、
前記第1酸化膜(41)のうち前記第1ボトム膜(24)となる部分が残されるように前記第1ポリシリコン層(40)の上の第1酸化膜(41)を除去する工程と、
前記第1酸化膜(41)を除去した後、前記第1ポリシリコン層(40)の上に前記第1酸化膜(41)よりも薄いと共に前記第2ボトム膜(34)となる部分を含んだ第2酸化膜(42)を形成する工程と、を含んでいることを特徴とする容量素子の製造方法。
IPC (2件)：
FI (1件)：
Fターム (13件)：
5F038AC05
, 5F038AC15
, 5F038AC16
, 5F038AC17
, 5F038AC18
, 5F038AC19
, 5F038CD04
, 5F038DF05
, 5F038EZ06
, 5F038EZ13
, 5F038EZ14
, 5F038EZ16
, 5F038EZ20
出願人引用 (6件)
全件表示
審査官引用 (6件)
全件表示
前のページに戻る
