特許
J-GLOBAL ID：201203099266398830

半導体集積回路

発明者：
高橋 光恵

高橋 光恵 について

, 
酒井 滋樹

酒井 滋樹 について


出願人/特許権者：
独立行政法人産業技術総合研究所

独立行政法人産業技術総合研究所 について


代理人 (1件)： 尾身 祐助
公報種別：公開公報
出願番号（国際出願番号）：特願2011-218799
公開番号（公開出願番号）：特開2012-044196
出願日： 2011年10月01日
公開日（公表日）： 2012年03月01日
要約：
【課題】 不揮発記憶保持用途の電界効果トランジスタと、論理演算用途の電界効果トランジスタの製造工程を別々に設けることなく前記2用途の電界効果トランジスタを同一半導体基板上に同一構造に作製できるようにする。【解決手段】 ゲート絶縁構造体12に記憶保持材料を含むnおよびpチャネル型電界効果トランジスタで半導体集積回路のメモリ回路とロジック回路の両方を構成し、ゲート絶縁構造体に記憶保持材料を含むnおよびpチャネル型電界効果トランジスタのゲート-基板領域間に印加する電圧の大きさと印加タイミングを制御することによって、論理演算状態と記憶書込み状態と不揮発記憶保持状態を電気的に切り替える。【選択図】 図4
請求項（抜粋）：
基板領域上に記憶保持機能を有するゲート絶縁構造体とゲート導体とをこの順に有し、前記基板領域内にソース領域とドレイン領域とを有する電界効果トランジスタを備え、前記電界効果トランジスタは、前記ゲート絶縁構造体の状態によってゲート・基板領域間電圧-ドレイン電流特性が非ヒステリシス特性またはゲート電圧の上昇時と下降時でのドレイン電流差の小さいヒステリシス曲線を描く疑似非ヒステリシス特性である第1動作状態と、ゲート・基板領域間電圧-ドレイン電流特性がヒステリシス特性である第2動作状態とを取ることが可能であって、前記電界効果トランジスタを前記ゲート導体-前記基板領域間の電圧の制御により前記第1動作状態と前記第2動作状態とに切り換えて動作させることを特徴とする半導体集積回路。
IPC (7件)：
H01L 27/105 ,  H01L 21/824 ,  H01L 27/115 ,  H01L 29/788 ,  H01L 29/792 ,  H01L 27/10 ,  G11C 11/22
FI (6件)：
H01L27/10 444A ,  H01L27/10 434 ,  H01L29/78 371 ,  H01L27/10 461 ,  H01L27/10 481 ,  G11C11/22 503
Fターム (26件)：
5F083EP02 ,  5F083EP17 ,  5F083EP23 ,  5F083FR05 ,  5F083FR06 ,  5F083GA09 ,  5F083GA28 ,  5F083JA03 ,  5F083JA15 ,  5F083JA17 ,  5F083JA38 ,  5F083PR43 ,  5F083PR44 ,  5F083PR45 ,  5F083PR53 ,  5F083PR54 ,  5F083PR55 ,  5F083ZA12 ,  5F101BA01 ,  5F101BA41 ,  5F101BA62 ,  5F101BB05 ,  5F101BB08 ,  5F101BD02 ,  5F101BF01 ,  5F101BH21
引用特許：
出願人引用 (6件)
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審査官引用 (6件)
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