特許
J-GLOBAL ID：201203099923116157
メモリシステム、キャッシュメモリ制御方法及びメモリ制御プログラム
発明者：
出願人/特許権者：
代理人 (1件)：
家入 健
公報種別：公開公報
出願番号（国際出願番号）：特願2011-047906
公開番号（公開出願番号）：特開2012-185649
出願日： 2011年03月04日
公開日（公表日）： 2012年09月27日
要約：
【課題】ストアイン方式のメモリシステムにおいて、アクセス頻度が高いアドレスのリプレース頻度を減らし、メモリシステムの性能悪化を軽減することができるメモリシステムを提供すること【解決手段】本発明のメモリシステムは、1stキャッシュメモリ10と1stキャッシュメモリ10に優先してプロセッサからアクセスされる1stキャッシュメモリ20と、1stキャッシュメモリ10においてキャッシュデータのリプレースを行う場合に、1stキャッシュメモリ10に格納されているキャッシュデータのうち、それぞれのキャッシュデータが過去にリプレース対象となったか否かを示す履歴情報を用いて、リプレース対象キャッシュデータを決定し、1stキャッシュメモリ20に格納されているキャッシュデータのうちリプレース対象のキャッシュデータと同一のキャッシュデータを無効化するリプレース部4と、を備える。【選択図】図1
請求項（抜粋）：
第1のキャッシュメモリと、
前記第1のキャッシュメモリに優先してプロセッサからアクセスされる第2のキャッシュメモリと、
前記第1のキャッシュメモリにおいてキャッシュデータのリプレースを行う場合に、前記第1のキャッシュメモリに格納されているキャッシュデータの中から、それぞれのキャッシュデータが過去にリプレース対象となったか否かを示す履歴情報を用いて、リプレース対象キャッシュデータを決定し、前記第2のキャッシュメモリに格納されているキャッシュデータのうち前記リプレース対象のキャッシュデータと同一のキャッシュデータを無効化するリプレース部と、を備えるメモリシステム。
IPC (2件)：
FI (6件)：
G06F12/08 531B
, G06F12/08 509B
, G06F12/08 509D
, G06F12/08 509F
, G06F12/12 501
, G06F12/12 551
5B005JJ01
, 5B005JJ13
, 5B005KK14
, 5B005MM05
, 5B005PP03
, 5B005PP21
