特許
J-GLOBAL ID：200903097744921502

キャッシュ回路

発明者：
長嶺 豊

長嶺 豊 について


出願人/特許権者：
沖電気工業株式会社

沖電気工業株式会社 について


代理人 (1件)： 前田 実 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2002-278443
公開番号（公開出願番号）：特開2003-288269
出願日： 2002年09月25日
公開日（公表日）： 2003年10月10日
要約：
【要約】【課題】 キャッシュヒット率を向上させることによりCPU処理速度の向上をさせることができるキャッシュ回路を提供する。【解決手段】 キャッシュメモリ11から追い出されたデータのアドレス情報を登録するRPAM15と、キャッシュメモリ11に格納されたデータをライン単位で置換対象外のデータに設定できる凍結制御回路16とを有する。キャッシュミス時に、キャッシュメモリ11から追い出されたデータのアドレス情報がRPAM15に未登録であれば、キャッシュメモリ11から追い出されたデータのアドレス情報をRPAM15に登録する。キャッシュミス時に、キャッシュメモリ11に書き込まれたデータのアドレス情報がRPAM15に登録されていれば、キャッシュメモリ11に書き込まれたデータを置換対象外のデータに設定し、この置換対象外に設定されたデータのアドレス情報をRPAM15から削除する。
請求項（抜粋）：
メインメモリ内データのコピーを格納することができ、CPUによりアクセスされるキャッシュメモリと、CPUによるアクセス結果が、アクセス対象であるメインメモリ内データのコピーが前記キャッシュメモリ内に存在するキャッシュヒットであるか、前記キャッシュメモリ内に存在しないキャッシュミスであるかを判定するキャッシュ制御手段とを有し、キャッシュミス時に、アクセス対象であるメインメモリ内データのコピーを前記キャッシュメモリに書き込むキャッシュ回路において、メインメモリ内データのコピーを前記キャッシュメモリに書き込むときに、前記キャッシュメモリから追い出されたデータのアドレス情報を登録するリプレース・アドレス・メモリと、前記キャッシュメモリに格納されたデータをライン単位で置換対象外のデータに設定することができる凍結制御手段とを有し、<1A> キャッシュミス時に、前記キャッシュメモリから追い出されたデータのアドレス情報が前記リプレース・アドレス・メモリに未登録であれば、前記キャッシュメモリから追い出されたデータのアドレス情報を前記リプレース・アドレス・メモリに登録し、<1B> キャッシュミス時に、前記キャッシュメモリに書き込まれたデータのアドレス情報が前記リプレース・アドレス・メモリに登録されていれば、前記キャッシュメモリに書き込まれたデータを置換対象外のデータに設定し、この置換対象外に設定されたデータのアドレス情報を前記リプレース・アドレス・メモリから削除することを特徴とするキャッシュ回路。
IPC (5件)：
G06F 12/12 503 ,  G06F 12/08 505 ,  G06F 12/08 507 ,  G06F 12/08 509 ,  G06F 12/08 543
FI (5件)：
G06F 12/12 503 ,  G06F 12/08 505 B ,  G06F 12/08 507 G ,  G06F 12/08 509 D ,  G06F 12/08 543 B
Fターム (8件)：
5B005JJ13 ,  5B005KK12 ,  5B005MM01 ,  5B005MM05 ,  5B005NN22 ,  5B005NN46 ,  5B005QQ05 ,  5B005VV01
引用特許：
審査官引用 (10件)
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