特許
J-GLOBAL ID：201303002591227697
5トランジスタ不揮発性メモリセル
発明者：
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出願人/特許権者：
代理人 (1件)：
片寄 恭三
公報種別：公表公報
出願番号（国際出願番号）：特願2012-552859
公開番号（公開出願番号）：特表2013-519182
出願日： 2010年11月29日
公開日（公表日）： 2013年05月23日
要約：
複数のNVMセルを含むNVMセルアレイをプログラムする方法。各NVMセルは、共通接続されるソース、ドレイン、及びバルク領域電極と記憶ノードに接続されるゲート電極とを有するNMOS制御トランジスタ、共通接続されるソース、ドレイン、及びバルク領域電極と記憶ノードに接続されるゲート電極とを有するPMOS消去トランジスタ、ソース、ドレイン、及びバルク領域電極と記憶ノードに接続されるゲート電極とを有し、バルク領域電極が共通バルクノードに接続される、NMOSデータトランジスタ、NMOSデータトランジスタのドレイン電極に接続されるソース電極と第1のアレイビット線に接続されるドレイン電極と共通バルクノードに接続されるバルク領域電極と第1のアレイワード線に接続されるゲート電極とを有する第1のNMOSパスゲートトランジスタ、及びNMOSデータトランジスタのソース電極に接続されるドレイン電極と第2のアレイビット線に接続されるソース電極と共通バルクノードに接続されるバルク領域電極と第2のアレイワード線に接続されるゲート電極とを有する第2のNMOSパスゲートトランジスタを含む。この方法は、各NVMセルに対し、NVMセルのNMOS制御トランジスタ、PMOS消去トランジスタ、及びNMOSデータトランジスタのソース、ドレイン、バルク領域及びゲート電極を0Vに設定すること、プログラム用に選択される各セルに対し、第1のアレイワード線を正禁止電圧に且つ対応する第2のビット線を0Vに設定すること又は第2のアレイワード線を正禁止電圧に且つ対応する第2のビット線を0Vに設定すること又はその両方とする一方、共通バルクノードを0Vに設定すること、プログラム用に選択されない各セルに対し、第1及び第2のアレイワード線を0Vに設定する一方、第1の又は第2のアレイビット線のいずれか(又は両方)を正禁止電圧又は0Vに設定する一方で、共通バルクノードを0Vに設定すること、プログラム時間の間制御電圧を0Vから最大正制御電圧まで及び消去電圧を0Vから最大正制御電圧まで傾斜増加させること、制御電圧を最大正制御電圧から0Vまで及び消去電圧を最大正消去電圧から0Vまで傾斜減少させること、及び正禁止電圧に設定された全ての電極を0Vに戻すことを含む。
請求項（抜粋）：
不揮発性メモリ(NVM)セルであって、
共通接続されるソース、ドレイン、及びバルク領域電極と、記憶ノードに接続されるゲート電極とを有するNMOS制御トランジスタ、
共通接続されるソース、ドレイン、及びバルク領域電極と、前記記憶ノードに接続されるゲート電極とを有するPMOS消去トランジスタ、
ソース、ドレイン、及びバルク領域電極と、前記記憶ノードに接続されるゲート電極とを有するNMOSデータトランジスタであって、前記バルク領域電極が共通バルクノードに接続される、前記NMOSデータトランジスタ、
前記NMOSデータトランジスタの前記ドレイン電極に接続されるソース電極と、ドレイン電極と、前記共通バルクノードに接続されるバルク領域電極と、ゲート電極とを有する第1のNMOSパスゲートトランジスタ、及び、
前記NMOSデータトランジスタの前記ソース電極に接続されるドレイン電極と、ソース電極と、前記共通バルクノードに接続されるバルク領域電極と、ゲート電極とを有する第2のNMOSパスゲートトランジスタ、
を含む、NVMセル。
IPC (2件)：
FI (3件)：
G11C17/00 623Z
, G11C17/00 611E
, G11C17/00 611F
5B125BA09
, 5B125CA19
, 5B125DA09
, 5B125DB12
, 5B125DC12
, 5B125EB08
, 5B125EC06
, 5B125ED10
