特許
J-GLOBAL ID：201303017258885730

半導体装置

発明者：
井出 昭

井出 昭 について


出願人/特許権者：
エルピーダメモリ株式会社

エルピーダメモリ株式会社 について


代理人 (4件)： 鷲頭 光宏 ,  緒方 和文 ,  黒瀬 泰之 ,  三谷 拓也
公報種別：公開公報
出願番号（国際出願番号）：特願2012-047803
公開番号（公開出願番号）：特開2013-183120
出願日： 2012年03月05日
公開日（公表日）： 2013年09月12日
要約：
【課題】積層型の半導体装置において半導体チップ間における接合強度を高める。【解決手段】半導体チップを貫通して設けられ、a-a線に沿って配列された複数の貫通電極TSVを含む。複数の貫通電極TSVは、半導体チップの辺L23に最も近いダミーの貫通電極TSVdを含む。ダミーの貫通電極TSVdは、内部回路に接続されておらずフローティング状態である。本発明によれば、ダミーの貫通電極TSVdを設けることにより、積層された複数の半導体チップ間における接合強度が高められる。このため、本発明による半導体チップを用いれば、積層型の半導体装置の信頼性を高めることが可能となる。【選択図】図8
請求項（抜粋）：
内部回路が形成された第1の半導体チップと、 前記第1の半導体チップを貫通して設けられた複数の貫通電極と、を備え、 前記複数の貫通電極は、第1の線に沿って配列された第1乃至第4の貫通電極を含み、 前記第1及び第2の貫通電極は、前記内部回路に接続されておらずフローティング状態であり、 前記第3の貫通電極は、前記内部回路に第1の電源電位を供給する第1の電源配線に接続されており、 前記第4の貫通電極は、前記内部回路に第2の電源電位を供給する第2の電源配線に接続されており、 前記第3及び第4の貫通電極は、前記第1の貫通電極と前記第2の貫通電極との間に配列されていることを特徴とする半導体装置。
IPC (6件)：
H01L 23/522 ,  H01L 21/768 ,  H01L 21/320 ,  H01L 25/065 ,  H01L 25/07 ,  H01L 25/18
FI (2件)：
H01L21/88 J ,  H01L25/08 Z
Fターム (17件)：
5F033HH07 ,  5F033HH11 ,  5F033HH13 ,  5F033JJ11 ,  5F033KK07 ,  5F033KK11 ,  5F033MM05 ,  5F033MM30 ,  5F033RR22 ,  5F033TT06 ,  5F033UU04 ,  5F033VV00 ,  5F033VV04 ,  5F033VV07 ,  5F033VV16 ,  5F033XX12 ,  5F033XX17
引用特許：
審査官引用 (3件)

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