特許
J-GLOBAL ID：201303017918213960
計算機システム及びプロセッサの制御方法
出願人/特許権者：
株式会社日立製作所
株式会社日立製作所 について
代理人 (3件)： 後藤 政喜 , 藤井 正弘 , 飯田 雅昭
公報種別：特許公報
出願番号（国際出願番号）：特願2006-232287
公開番号（公開出願番号）：特開2008-059057
特許番号：特許第4945200号
出願日： 2006年08月29日
公開日（公表日）： 2008年03月13日
請求項（抜粋）：
【請求項1】 プリフェッチ命令またはロード命令を含むプログラムと、前記プログラムで用いるデータとを格納する主記憶と、
前記主記憶から前記プログラムとデータを読み込んで実行するプロセッサと、を備えた計算システムにおいて、
前記プロセッサは、
前記プログラムを実行する複数の演算コアと、
前記主記憶上のデータを所定のデータ格納単位毎に格納する共有キャッシュと、
前記演算コアからのプリフェッチの要求に基づいて、前記主記憶から共有キャッシュへデータを先読みするプリフェッチユニットと、を備え、
前記プリフェッチユニットは、
前記共有キャッシュのデータ格納単位の位置毎に記憶状態を保持する領域と、前記プリフェッチの要求を予約する領域とを備えた共有キャッシュ管理情報と、
前記共有キャッシュの記憶状態に基づいて、前記予約したプリフェッチの要求または前記演算コアからのプリフェッチの要求を前記共有キャッシュへ指令するプリフェッチ制御部と、を備え、
前記プリフェッチ命令は、
前記主記憶上のデータのアドレスと、前記データを共有する2以上の前記演算コアの数を示す数値と、を含み、
前記共有キャッシュは、
前記アドレスに対応するデータ格納単位毎に、主記憶のデータと前記数値を格納するデータ格納領域と、
前記プリフェッチ制御部から指令されたプリフェッチの要求に基づいて、前記主記憶から前記アドレスのデータを読み込んで、前記アドレスに対応するデータ格納単位へ前記データを格納する共有キャッシュ制御部と、を有し、
前記演算コアは、
前記ロード命令を実行したときには、前記共有キャッシュ制御部に対して当該ロード命令に含まれるアドレスの読み出しを指令し、
前記共有キャッシュ制御部は、
前記プリフェッチ制御部から指令されたプリフェッチの要求に含まれる前記数値を、前記読み込んだデータに対応付けて前記データ格納領域に格納し、
前記ロード命令に含まれるアドレスのデータを前記データ格納領域に格納している場合には、当該データを前記演算コアに転送し、前記データ格納領域のデータに対応する前記数値を減算する読み出し部と、
前記数値が所定の値となったときには、前記データ格納領域のデータをキャッシュアウトする更新部と、
を有することを特徴とする計算機システム。
IPC (1件)：
FI (6件)：
G06F 12/08 505 B
, G06F 12/08 507 Z
, G06F 12/08 509 F
, G06F 12/08 551 Z
, G06F 12/08 543 B
, G06F 12/08 513
引用特許：
出願人引用 (4件)
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コンピュータ・システム
公報種別：公開公報 出願番号：特願平9-095754 出願人：インターナショナル・ビジネス・マシーンズ・コーポレイション -
特許第7039766号
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プリフェッチ制御装置、情報処理装置及びプリフェッチ制御方法
公報種別：公開公報 出願番号：特願2002-191464 出願人：富士通株式会社
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