特許
J-GLOBAL ID：201303025191666373
半導体装置のレイアウト方法
発明者：
出願人/特許権者：
代理人 (2件)：
渡邊 隆
, 実広 信哉
公報種別：特許公報
出願番号（国際出願番号）：特願平11-142255
公開番号（公開出願番号）：特開2000-200882
特許番号：特許第5138126号
出願日： 1999年05月21日
公開日（公表日）： 2000年07月18日
請求項（抜粋）：
【請求項1】 半導体基板内にソース電極とドレイン電極とを有するトランジスタを複数個形成する段階と、各々の前記トランジスタの前記ソース電極と前記ドレイン電極との間に一つ位置し、かつ前記半導体基板上に同一間隔で分離された、ゲートを配置する段階と、前記複数個のトランジスタの間に、所定の幅と長さを有し、前記半導体基板上に前記複数個のトランジスタの分離されたゲートの間隔と同一間隔で配置される複数個のダミーゲートを配置する段階とを有し、
前記ダミーゲートの共通ラインは一つに連結され、
隣接するトランジスタの前記ゲート間に位置する複数の前記ダミーゲート全てが、前記分離されたゲートと平行かつ同一長さ及び同一間隔及び同一幅で並行して配置される
ことを特徴とする半導体装置のレイアウト方法。
IPC (2件)：
H01L 21/8242 ( 200 6.01)
, H01L 27/108 ( 200 6.01)
