特許
J-GLOBAL ID：201303044447961917

時分割方式による割り込み制御回路および割り込み制御方法

発明者：
安村 正之

安村 正之 について


出願人/特許権者：
日本電気通信システム株式会社

日本電気通信システム株式会社 について


代理人 (1件)： 桂木 雄二
公報種別：公開公報
出願番号（国際出願番号）：特願2011-210128
公開番号（公開出願番号）：特開2013-073297
出願日： 2011年09月27日
公開日（公表日）： 2013年04月22日
要約：
【課題】複数の割り込み要求が同時に発生した場合であっても割り込み要求を消失させることなく受け付けることができる割り込み制御回路および方法を提供する。【解決手段】複数の割り込み処理部(107)と、複数の周辺機能回路(50)からの複数の割り込み要求を時分割方式により受け付ける割り込み要求受付インタフェース(101)と、受け付けられた複数の割り込み要求に対して複数の割り込み処理部をそれぞれ割り当てる割り込み処理分配部(105)と、複数の割り込み処理部の割り込み処理の結果を通常処理用プロセッサ(10)と共有するようにシステム共通記憶部(30)に書き込むライトバックアクセス調停部(108)を有する。【選択図】図1
請求項（抜粋）：
通常処理用プロセッサおよび複数の周辺機能回路を含むシステムにおける割り込み制御回路であって、 複数の割り込み処理手段と、 前記複数の周辺機能回路からの複数の割り込み要求を時分割方式により受け付ける割り込み要求受付手段と、 前記受け付けられた複数の割り込み要求に対して前記複数の割り込み処理手段をそれぞれ割り当てる割り込み処理分配手段と、 前記複数の割り込み処理手段の割り込み処理の結果を前記通常処理用プロセッサと共有するようにシステム共通記憶部に書き込む制御手段と、 を有することを特徴とする割り込み制御回路。
IPC (1件)：
G06F 9/48
FI (2件)：
G06F9/46 311B ,  G06F9/46 311D
引用特許：
審査官引用 (4件)
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