特許
J-GLOBAL ID：201303050303606543
高速の半導体メモリ装置のデータ入力バッファリング方法及び装置
発明者：
,
出願人/特許権者：
代理人 (9件)：
三枝 英二
, 掛樋 悠路
, 小原 健志
, 中川 博司
, 舘 泰光
, 斎藤 健治
, 藤井 淳
, 関 仁士
, 中野 睦子
公報種別：特許公報
出願番号（国際出願番号）：特願平11-364381
公開番号（公開出願番号）：特開2000-187986
特許番号：特許第4902903号
出願日： 1999年12月22日
公開日（公表日）： 2000年07月04日
請求項（抜粋）：
【請求項1】 高速メモリ素子において、データストローブ信号のライジングエッジ及びフォーリングエッジに同期されて外部からデータマスク信号が入力されて、メーンクロックの二つのエッジのうちの一つのエッジに同期された二つの内部データマスク信号を発生させるための方法において、
基準電圧信号と上記データマスク信号とを比較してフル-スイング(full-swing)された信号を出力する第1ステップと、
上記フル-スイングされた信号及び反転されたフル-スイングされた信号を受信し、上記データストローブ信号の片方のエッジに同期された第1ストローブ信号がクロック端子に入力され、上記第1ストローブ信号に同期された第1信号をダイナミックに発生して出力する第2ステップと、
上記フル-スイングされた信号及び上記反転されたフル-スイングされた信号を受信し、上記データストローブ信号の別のエッジに同期された第2ストローブ信号がクロック端子に入力され、上記第2ストローブ信号に同期された第2信号をダイナミックに発生して出力する第3ステップと、
上記第2ストローブ信号に応答して上記第1信号をラッチして出力し、上記第1信号と上記第2信号とを、上記データストローブ信号の同一のエッジでアラインメントさせる第4ステップと、
上記メーンクロックの片方のエッジに同期された第3ストローブ信号に応答して、アラインメントされた上記第1信号及び上記第2信号をラッチして出力し、上記第3ストローブ信号に同期された二つの前記内部データマスク信号を出力する第5ステップとを含み、
上記第5ステップにおける出力信号を上記メーンクロックにアラインメントさせる入力信号バッファリング方法。
IPC (2件)：
G11C 11/4093 ( 200 6.01)
, G11C 11/407 ( 200 6.01)
G11C 11/34 354 P
, G11C 11/34 362 T
