特許
J-GLOBAL ID：201303076309059187
半導体装置の製造方法及び半導体装置
発明者：
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出願人/特許権者：
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代理人 (1件)：
とこしえ特許業務法人
公報種別：公開公報
出願番号（国際出願番号）：特願2011-165508
公開番号（公開出願番号）：特開2013-030607
出願日： 2011年07月28日
公開日（公表日）： 2013年02月07日
要約：
【課題】半導体素子と基板との接合強度のばらつきを抑制し、得られる製品の歩留まりを向上させる。【解決手段】半導体素子1と、少なくとも表面の主元素をCuとする基板2と、前記半導体素子より小さな形状のZnAl共晶はんだチップ3’と、をそれぞれ準備する工程と、前記半導体素子と前記基板とをそれぞれの接合面が対向するように配置して、これら基板と半導体素子との間に前記ZnAl共晶はんだチップを挟む工程と、前記基板と前記半導体素子との間に挟んだ前記ZnAl共晶はんだチップに荷重31をかけながら昇温して、前記ZnAl共晶はんだチップを融解させてZnAlはんだ層3を形成する工程と、前記ZnAlはんだ層に荷重をかけながら降温する工程と、を備える。【選択図】 図2
請求項（抜粋）：
半導体素子と、少なくとも表面の主元素をCuとする基板と、前記半導体素子より小さな形状のZnAl共晶はんだチップと、をそれぞれ準備する工程と、
前記半導体素子と前記基板とをそれぞれの接合面が対向するように配置して、これら基板と半導体素子との間に前記ZnAl共晶はんだチップを挟む工程と、
前記基板と前記半導体素子との間に挟んだ前記ZnAl共晶はんだチップに荷重をかけながら昇温して、前記ZnAl共晶はんだチップを融解させてZnAlはんだ層を形成する工程と、
前記ZnAlはんだ層に荷重をかけながら降温する工程と、を備える半導体装置の製造方法。
IPC (2件)：
FI (3件)：
H01L21/52 E
, H01L21/52 D
, C22C18/04
5F047AA03
, 5F047BA05
, 5F047BB05
