特許
J-GLOBAL ID：201303085734071629

不揮発性半導体記憶装置およびその読み出し方法

発明者：
辻 清孝

辻 清孝 について

, 
島川 一彦

島川 一彦 について


出願人/特許権者：
パナソニック株式会社

パナソニック株式会社 について


代理人 (1件)： 新居 広守
公報種別：特許公報
出願番号（国際出願番号）：特願2012-536629
特許番号：特許第5118269号
出願日： 2012年06月18日
要約：
【要約】回り込み電流によるメモリセルに含まれるメモリ素子の抵抗値の検知感度低下を抑制することができるクロスポイント型の不揮発性半導体記憶装置を提供する。その不揮発性半導体記憶装置は、複数のワード線(2)と、複数のワード線(2)と立体交差するように形成された複数のビット線(3)と、複数のワード線(2)と複数のビット線(3)の立体交差点のそれぞれに対して設けられたセルの集合体で構成されるクロスポイントセルアレイ(1)を有し、セルの集合体には、電気信号に応じて可逆的に2つ以上の状態に抵抗値が変化するメモリ動作をするメモリ素子を含むメモリセル(4)と、メモリ素子がメモリ動作をする場合の高抵抗状態でのメモリ素子の抵抗値より高くかつ一定の抵抗値を有するオフセット検知セル(5)とが含まれる。 【選択図】図1
請求項（抜粋）：
【請求項1】 第1の平面内において互いに平行に形成された複数のワード線と、 前記第1の平面に平行な第2の平面内において互いに平行にかつ前記複数のワード線と立体交差するように形成された複数のビット線と、 前記複数のワード線と前記複数のビット線の立体交差点のそれぞれに対して設けられたセルの集合体で構成されるクロスポイントセルアレイと、 を備え、 前記セルの集合体は、 対応するワード線と対応するビット線との間に印加される電気信号に基づいて可逆的に2つ以上の状態に抵抗値が変化するメモリ動作をするメモリ素子を含むメモリセルと、 対応するワード線と対応するビット線との間に印加される電気信号によらず、前記メモリ素子が前記メモリ動作をする場合の高抵抗状態での前記メモリ素子の抵抗値より高い抵抗値を有するオフセット検知セルと、 を有する、 不揮発性半導体記憶装置。
IPC (1件)：
G11C 13/00 ( 200 6.01)
FI (2件)：
G11C 13/00 140 ,  G11C 13/00 110 R
引用特許：
出願人引用 (4件)
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