特許
J-GLOBAL ID：201303086986846018

半導体装置

発明者：
木村 肇

木村 肇 について

, 
椎名 康子

椎名 康子 について


出願人/特許権者：
株式会社半導体エネルギー研究所

株式会社半導体エネルギー研究所 について


公報種別：公開公報
出願番号（国際出願番号）：特願2012-278195
公開番号（公開出願番号）：特開2013-102465
出願日： 2012年12月20日
公開日（公表日）： 2013年05月23日
要約：
【課題】トランジスタは作製工程や使用する基板の相違によって生じるゲート絶縁膜のバラツキや、チャネル形成領域の結晶状態のバラツキの要因が重なって、しきい値電圧や移動度にバラツキが生じてしまう影響を排除する。【解決手段】アナログ信号を入力するトランジスタ、及び定電流源としての機能を有するトランジスタのゲート・ソース間電圧又はしきい値電圧に応じた電圧を取得、保持し、後に入力される信号電位に上乗せすることで、トランジスタ間のしきい値電圧のバラツキやゲート・ソース間電圧のばらつきをキャンセルする半導体装置を提供する。ゲート・ソース間電圧又はしきい値電圧に応じた電圧の取得、保持には、トランジスタのゲート・ソース間及びゲート・ドレイン間に設けたスイッチ、及びゲート・ソース間に設けた容量を用いる。【選択図】図1
請求項（抜粋）：
第1及び第2のトランジスタと、第1乃至第6のスイッチと、第1及び第2の容量素子と、を有し、 前記第1のスイッチは、前記第1のトランジスタのゲートと電気的に接続され、 前記第1の容量素子の第1の端子は、前記第1のトランジスタのゲートと電気的に接続され、 前記第2のスイッチの第1の端子は、入力端子と接続され、 前記第2のスイッチの第2の端子は、前記第1の容量素子の第2の端子と電気的に接続され、 前記第3のスイッチの第1の端子は、前記第1の容量素子の第2の端子と電気的に接続され、 前記第3のスイッチの第2の端子は、前記第1のトランジスタのソースと電気的に接続され、 前記第4のスイッチの第1の端子は、前記第2のトランジスタのゲートと電気的に接続され、 前記第4のスイッチの第2の端子は、前記第2のトランジスタのドレインと電気的に接続され、 前記第2の容量素子は、前記第2のトランジスタのゲートと電気的に接続され、 前記第1のトランジスタと前記第5のスイッチと前記第2のトランジスタとは、第1の配線と第2の配線との間に電気的に直列接続され、 前記第6のスイッチの第1の端子は、前記第1のトランジスタのソース又は前記第2のトランジスタのドレインと電気的に接続され、 前記第6のスイッチの第2の端子は、出力端子と電気的に接続され、 前記第2のスイッチは、信号に依存してオン又はオフが制御され、 前記第6のスイッチは、前記信号に依存してオン又はオフが制御されることを特徴とする半導体装置。
IPC (5件)：
H03F 3/50 ,  H03F 1/32 ,  H03F 3/08 ,  H03F 3/45 ,  H01L 31/10
FI (5件)：
H03F3/50 ,  H03F1/32 ,  H03F3/08 ,  H03F3/45 ,  H01L31/10 G
Fターム (44件)：
5F049NA08 ,  5F049NB05 ,  5F049RA02 ,  5F049RA08 ,  5F049UA01 ,  5F049UA04 ,  5F049UA20 ,  5J500AA01 ,  5J500AA11 ,  5J500AA12 ,  5J500AA45 ,  5J500AA47 ,  5J500AC15 ,  5J500AC21 ,  5J500AC72 ,  5J500AF07 ,  5J500AF10 ,  5J500AF18 ,  5J500AH09 ,  5J500AH29 ,  5J500AH39 ,  5J500AH44 ,  5J500AK01 ,  5J500AK02 ,  5J500AK03 ,  5J500AK12 ,  5J500AK19 ,  5J500AK34 ,  5J500AK36 ,  5J500AM02 ,  5J500AS08 ,  5J500AT01 ,  5J500DN01 ,  5J500DN12 ,  5J500DN14 ,  5J500DN22 ,  5J500DN23 ,  5J500DP01 ,  5J500LU02 ,  5J500LV07 ,  5J500LV10 ,  5J500NG01 ,  5J500NH10 ,  5J500NH15
引用特許：
出願人引用 (7件)
全件表示
審査官引用 (7件)
全件表示

前のページに戻る

TOP

BOTTOM