特許
J-GLOBAL ID：201303091430687712

半導体装置及びその製造方法

発明者：
三浦 真

三浦 真 について

, 
藤方 潤一

藤方 潤一 について


出願人/特許権者：
株式会社日立製作所

株式会社日立製作所 について

, 
日本電気株式会社

日本電気株式会社 について


代理人 (1件)： ポレール特許業務法人
公報種別：公開公報
出願番号（国際出願番号）：特願2012-077343
公開番号（公開出願番号）：特開2013-207231
出願日： 2012年03月29日
公開日（公表日）： 2013年10月07日
要約：
【課題】Si基板上に、リーク電流が抑制され、且つ低温プロセスにて低コンタクト抵抗の実現が可能なGe上の電極形成を可能にし、低リーク電流特性と高速性能が共に実現された受光素子または発光素子及びその製造方法を提供する。【解決手段】Ge受光素子及び発光素子及びその製造方法において、Ge層上に、該Ge層を覆うようにSi保護膜を形成することで電流リークを低減し、且つ、該Si保護膜が金属層とのコンタクトを形成する領域においてSiを全てNiとの混晶層であるニッケル・シリサイド(NiSi)層としてNiGe層と接合することで保護膜の介在による抵抗の増大を防ぎ、コンタクト抵抗を低減する。【選択図】図1
請求項（抜粋）：
半導体支持基板上に設けられた半導体膜と、 前記半導体膜上に選択的に設けられ、前記半導体膜よりも小さい禁制帯幅を有し該半導体膜の組成とは異なる元素を含んでなる第1の半導体膜と、 前記第1の半導体膜の側面、あるいは上面の少なくともいずれかに接して設けられ、前記第1の半導体膜よりも大きい禁制帯幅を有し前記半導体膜を構成する元素を含んでなる第2の半導体膜と、を備え、 前記第1の半導体膜の一部領域において、前記第1の半導体膜と第1の金属元素とが混晶化して形成された第1の混晶層と、前記第2の半導体膜と前記第1の金属元素とが混晶化して形成された第2の混晶層とのそれぞれが接して積層された積層構造を有することを特徴とする半導体装置。
IPC (3件)：
H01L 31/10 ,  H01L 33/40 ,  H01L 33/34
FI (4件)：
H01L31/10 A ,  H01L31/10 H ,  H01L33/00 220 ,  H01L33/00 188
Fターム (33件)：
5F049MA04 ,  5F049MB03 ,  5F049MB12 ,  5F049NA03 ,  5F049NA14 ,  5F049NB01 ,  5F049PA03 ,  5F049PA07 ,  5F049PA10 ,  5F049PA11 ,  5F049PA14 ,  5F049PA18 ,  5F049QA08 ,  5F049QA20 ,  5F049SE05 ,  5F049SE09 ,  5F049SE12 ,  5F049SE20 ,  5F049SS03 ,  5F049SS08 ,  5F049SS09 ,  5F049SZ13 ,  5F141AA24 ,  5F141CA02 ,  5F141CA10 ,  5F141CA12 ,  5F141CA33 ,  5F141CA65 ,  5F141CA84 ,  5F141CA93 ,  5F141CA98 ,  5F141CB15 ,  5F141CB36
引用特許：
審査官引用 (3件)

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