シリアルメモリ装置

発明者： , ,
出願人/特許権者：
代理人 (1件)：佐野静夫
公報種別：特許公報
出願番号（国際出願番号）：特願2001-050131
公開番号（公開出願番号）：特開2002-251894
特許番号：特許第4803887号
出願日： 2001年02月26日
公開日（公表日）： 2002年09月06日
請求項（抜粋）：

【請求項1】行選択信号及び列選択信号により、複数nビット単位でアドレス指定されるメモリセルアレイと、前記行選択信号を前記メモリセルアレイに供給する行選択手段と、前記列選択信号により、前記行選択信号で選択された行からアドレス指定されるnビットのメモリセルを選択する第1選択手段と、前記第1選択手段で選択されたnビットのメモリセルをn/k(但し、kは2以上)ビットずつ第1〜第kの組に区分して、組ごとに順次選択する第2選択手段と、この第2選択手段で選択された組のメモリセルの出力データを判定するn/k個のセンスアンプと、これらセンスアンプの出力をパラレルに受けて、読み出しデータとしてシリアルに出力するものであって、第(m-1)(2≦m≦k)の組のデータを全て出力したと同時に第mの組のデータをパラレルに受けた後、第mの組のデータを読み出しデータとしてシリアルに出力するレジスタと、前記第2選択手段を介して、外部より供給されるn/kビットの入力データを順次前記第2選択手段により選択された位置にラッチし、前記第1選択手段を介して前記メモリセルアレイの指定アドレスにデータを書き込むためのnビットのデータ保持手段と、を備え、前記メモリセルアレイの各メモリセルは、電気的に書き込み・消去が可能な不揮発性メモリ(EEPROM)であるとともに、前記nビットのメモリセルに対して共通に配置されビットライン間に設けられたアレイソースグランド線(ASG線)を備え、前記n/kビットのメモリセルは、前記nビットのメモリセルのうちから、前記ASG線に対して分散して配置されていることを特徴とするシリアルメモリ装置。

IPC (2件)：

G11C 16/06 ( 200 6.01) , G11C 16/02 ( 200 6.01)

FI (3件)：

G11C 17/00 636 B , G11C 17/00 611 G , G11C 17/00 636 A

引用特許：

審査官引用 (5件)

半導体記憶装置及びそのアクセス方法
公報種別：公開公報出願番号：特願平9-335899 出願人：東芝マイクロエレクトロニクス株式会社, 株式会社東芝
半導体メモリ回路
公報種別：公開公報出願番号：特願平5-154690 出願人：株式会社東芝
特開平2-002668

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