文献

J-GLOBAL ID：201402259023344098   整理番号：14A0775753

非同期多チップNoCに対する高スループット部分並列チップ間リンクアーキテクチャ

High-Throughput Partially Parallel Inter-Chip Link Architecture for Asynchronous Multi-Chip NoCs

著者 (6件)： ONIZAWA Naoya (Frontier Res. Inst. for Interdisciplinary Sciences, Tohoku Univ.) ,  MOCHIZUKI Akira (Res. Inst. of Electrical Communication, Tohoku Univ.) ,  SHIRAHAMA Hirokatsu (Res. Inst. of Electrical Communication, Tohoku Univ.) ,  IMAI Masashi (Dept. of Electronics and Information Technol., Hirosaki Univ.) ,  YONEDA Tomohiro (National Inst. of Informatics) ,  HANYU Takahiro (Res. Inst. of Electrical Communication, Tohoku Univ.)
資料名： IEICE Transactions on Information and Systems (Web)  (IEICE Transactions on Information and Systems (Web))
巻： E97.D  号： 6  ページ： 1546-1556 (J-STAGE)  発行年： 2014年 
JST資料番号： U0469A  ISSN： 1745-1361  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 英語 (EN)

抄録/ポイント： 本論文は,非同期多チップネットワークオンチップ(NoC)に対し部分並列チップ間リンクアーキテクチャを導入した。大規模NoCとして働く多チップNocは,自動車アプリケーションのような非常に大きいシステムに対して最近提案されてきた。チップ間リンクは,制限された数の入出力を使用する,高性能多チップNoCを実現するためのキー要素である。レベル記号化二重レール(LEDR)記号化に基づく提案した非同期リンクは,各シリアルリンクでLEDR信号のフェーズ情報を検出することにより,受信されるいくつかのビットを並列に送信する。それは高速操作に対するビットごとのハンドシェイクを除去するバーストモードデータ送信を採用した。しかしクロストークや電力供給ノイズによりデータ送信エラーを生じるかもしれない。データ送信を起動するために,埋め込みフェーズ情報からエラーを検出した。エラー検出コードは使用しない。スループットを理論的にモデル化し,リンクのビットエラー率(BER)を検討することにより最適化した。0.13μm CMOS技術に対して見積もった遅延パラメータを使用して,10入出力を使用することにより,8.82Gbpsのスループットを達成した。それは,無視できる低いBER(<10^-20)の下で操作し,エラー検出法無しに,9入出力を使用するリンクのそれより90.5%高かった。(翻訳著者抄録)

シソーラス用語： *超LSI ,  *スループット ,  計算機アーキテクチャ ,  *リンク ,  入出力 ,  モード ,  信号伝送 ,  クロストーク ,  電力供給
準シソーラス用語： *NoC ,  データ送信 ,  バーストモード ,  *高スループット ,  並列アーキテクチャ

分類 (3件)： 混成集積回路  (NC03163K) ,  専用演算制御装置  (JC04030Y) ,  通信網  (ND07030A)

引用文献 (32件)：

• [1] L. Benini and G.D. Micheli, “Networks on chips: A new SoC paradigm,” Computer, vol.35, no.1, pp.70-78, 2002.
• [2] D. Lattard, E. Beigne, F. Clermidy, Y. Durand, R. Lemaire, P. Vivet, and F. Berens, “A reconfigurable baseband platform based on an asynchronous network-on-chip,” IEEE J. Solid-State Circuits, vol.43, no.1, pp.223-235, 2008.
• [3] N. Onizawa, A. Matsumoto, T. Funazaki, and T. Hanyu, “High-throughput compact delay-insensitive asynchronous NoC router,” IEEE Trans. Comput., vol.63, no.3, pp.637-649, 2014.
• [4] L. Plana, J. Bainbridge, S. Furber, S. Salisbury, Y. Shi, and J. Wu, “An on-chip and inter-chip communications network for the SpiNNaker massively-parallel neural net simulator,” Second ACM/IEEE International Symposium on Networks-on-Chip, pp.215-216, April 2008.
• [5] T. Yoneda and M. Imai, “Dependable routing in multi-chip NoC platforms for automotive applications,” 2012 IEEE International Symposium on Defect and Fault Tolerance in VLSI and Nanotechnology Systems (DFT), pp.217-224, Oct. 2012.

タイトルに関連する用語 (5件)： 非同期 ,  NoC ,  高スループット ,  リンク ,  アーキテクチャ