特許
J-GLOBAL ID：201403014121617281

半導体記憶装置及びその製造方法

発明者：
田中 啓安

田中 啓安 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (1件)： 日向寺 雅彦
公報種別：公開公報
出願番号（国際出願番号）：特願2013-057244
公開番号（公開出願番号）：特開2014-183224
出願日： 2013年03月19日
公開日（公表日）： 2014年09月29日
要約：
【課題】実施形態は、抵抗素子の動作の信頼性を高めた半導体記憶装置及びその製造方法を提供する。【解決手段】実施形態によれば、複数の抵抗素子は、第2の層間絶縁膜上で、第2の方向に延びるとともに第1の方向に分離して設けられ、選択ゲートと同じ層に設けられている。複数の第2の絶縁分離膜は、周辺領域の導電層を、抵抗素子の下のブロックと、第1の方向で隣り合う抵抗素子間の領域の下に設けられた少なくとも1つのブロックと、に分離する。【選択図】図5
請求項（抜粋）：
メモリセルアレイ領域と、前記メモリセルアレイ領域の周辺の周辺領域と、を有する基板と、 前記基板の前記メモリセルアレイ領域上に設けられた複数の電極膜と、それぞれが前記電極膜の間に設けられた複数の絶縁膜と、を有する積層体と、 前記電極膜及び前記絶縁膜の積層方向に前記積層体内を延びるチャネルボディと、 前記チャネルボディの側壁とそれぞれの前記電極膜との間に設けられ、電荷蓄積膜を含むメモリ膜と、 前記積層体内を前記積層方向に延び、前記積層体を第1の方向に複数に分離する複数の第1の絶縁分離膜と、 前記積層体上に設けられた第1の層間絶縁膜と、 前記第1の層間絶縁膜上に設けられ、前記第1の方向に対して交差する第2の方向に延びる選択ゲートと、 前記基板の前記周辺領域上に設けられ、前記電極膜と同じ材料の膜を含む導電層と、 前記導電層上に設けられた第2の層間絶縁膜と、 前記第2の層間絶縁膜上で、前記第2の方向に延びるとともに前記第1の方向に分離して設けられ、前記選択ゲートと同じ層に設けられた複数の抵抗素子と、 前記周辺領域の前記導電層を、前記抵抗素子の下のブロックと、前記第1の方向で隣り合う前記抵抗素子間の領域の下に設けられた少なくとも1つのブロックと、に分離する複数の第2の絶縁分離膜と、 を備えた半導体記憶装置。
IPC (6件)：
H01L 27/115 ,  H01L 21/824 ,  H01L 21/336 ,  H01L 29/788 ,  H01L 29/792 ,  H01L 27/10
FI (3件)：
H01L27/10 434 ,  H01L29/78 371 ,  H01L27/10 481
Fターム (26件)：
5F083EP18 ,  5F083EP22 ,  5F083EP30 ,  5F083EP33 ,  5F083EP34 ,  5F083ER21 ,  5F083GA10 ,  5F083GA11 ,  5F083JA35 ,  5F083JA39 ,  5F083JA56 ,  5F083MA06 ,  5F083MA16 ,  5F083MA19 ,  5F083PR05 ,  5F083PR43 ,  5F083PR57 ,  5F083ZA01 ,  5F101BA45 ,  5F101BB02 ,  5F101BB03 ,  5F101BD16 ,  5F101BD22 ,  5F101BE07 ,  5F101BH15 ,  5F101BH21
引用特許：
出願人引用 (4件)
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