特許
J-GLOBAL ID：201403024715964823

演算増幅回路

発明者：
冨岡 勉

冨岡 勉 について


出願人/特許権者：
セイコーインスツル株式会社

セイコーインスツル株式会社 について


代理人 (3件)： 久原 健太郎 ,  内野 則彰 ,  木村 信行
公報種別：公開公報
出願番号（国際出願番号）：特願2013-036211
公開番号（公開出願番号）：特開2014-165759
出願日： 2013年02月26日
公開日（公表日）： 2014年09月08日
要約：
【課題】より低い消費電流で動作できる演算増幅回路を提供する。【解決手段】増幅段とFIRフィルタとサンプルアンドホールド回路を直列に接続することにより、積分回路を用いることなく入力オフセット電圧の低減と入力信号電圧の増幅が可能である。積分回路を用いないため、演算増幅回路の消費電流が低くなる。【選択図】図1
請求項（抜粋）：
入力端子に入力された信号を増幅して出力端子に出力する演算増幅回路であって、 前記演算増幅回路の入力端子に接続される第一増幅段と、 前記演算増幅回路の入力端子に接続され、第一クロックで制御され、入力信号を変調する機能を有するチョッピング回路と、 前記チョッピング回路の出力端子に接続される第二増幅段と、 前記第二増幅段の出力端子に接続されるFIRフィルタと、 前記FIRフィルタに接続され、前記第一クロックと同期した第二クロックで制御されるサンプルアンドホールド回路と、 前記サンプルアンドホールド回路の出力端子に接続される第三増幅段と、 前記第一増幅段の出力端子及び前記第三増幅段の出力端子に接続され、出力端子が前記演算増幅回路の出力端子に接続される第四増幅段と、 を備えることを特徴とする演算増幅回路。
IPC (4件)：
H03F 1/02 ,  H03F 3/45 ,  H03F 3/34 ,  H03F 3/68
FI (4件)：
H03F1/02 ,  H03F3/45 Z ,  H03F3/34 A ,  H03F3/68 Z
Fターム (18件)：
5J500AA01 ,  5J500AA47 ,  5J500AA51 ,  5J500AC13 ,  5J500AC36 ,  5J500AF00 ,  5J500AH29 ,  5J500AH38 ,  5J500AK00 ,  5J500AK15 ,  5J500AK19 ,  5J500AK26 ,  5J500AK41 ,  5J500AM08 ,  5J500AM11 ,  5J500AT01 ,  5J500AT06 ,  5J500DP01
引用特許：
審査官引用 (5件)
全件表示

前のページに戻る

TOP

BOTTOM