特許
J-GLOBAL ID：201403071603793234
デュアルゲート構造の半導体装置およびその製造方法
発明者：
,
出願人/特許権者：
代理人 (1件)：
特許業務法人ゆうあい特許事務所
公報種別：公開公報
出願番号（国際出願番号）：特願2013-026752
公開番号（公開出願番号）：特開2014-157867
出願日： 2013年02月14日
公開日（公表日）： 2014年08月28日
要約：
【課題】製造工程の簡略化を図ることができる構造を有するデュアルゲート構造の半導体装置を提供する。【解決手段】NchMOSについて、同じチャネル濃度のP型ウェル領域10としつつ、ゲート電極12の導電型を逆にする。また、PchMOSについても、同じチャネル濃度のN型ウェル領域20としつつ、ゲート電極22の導電型を逆にする。これにより、NchMOSとPchMOSそれぞれについて、ゲート電極12、22の導電型を逆にしただけで、デプレッション特性とエンハンスメント特性の両方のMOSFETを構成できる。このような構造の半導体装置は、第1、第2のNchMOSのチャネル濃度が同じであるし、第1、第2のPchMOSのチャネル濃度も同じであるため、閾値電圧Vtを調整するためのイオン注入工程などを行う必要がない。したがって、製造工程の簡略化を図ることが可能となる。【選択図】図1
請求項（抜粋）：
半導体基板(1)と、
前記半導体基板に備えられた第1導電型ウェル領域(20)と第2導電型ウェル領域(10)と、
前記第1導電型ウェル領域および前記第2導電型ウェル領域の表面に形成されたゲート絶縁膜(11、21)と、
前記第2導電型ウェル領域の上の前記ゲート絶縁膜の上に形成され、ポリシリコン層に対して不純物がドープされることで構成された第1導電型チャネルのMOSFET用の第1ゲート電極(12)と、
前記第1導電型ウェル領域の上の前記ゲート絶縁膜の上に形成され、ポリシリコン層に対して不純物がドープされることで構成された第2導電型チャネルのMOSFET用の第2ゲート電極(22)と、
前記第1ゲート電極の両側において、前記第2導電型ウェル領域の表層部に形成された第1導電型のソース領域(14)およびドレイン領域(15)と、
前記第2ゲート電極の両側において、前記第1導電型ウェル領域の表層部に形成された第2導電型のソース領域(24)およびドレイン領域(25)と、を有し、
前記第2導電型ウェル領域と前記第1ゲート電極および前記第1導電型のソース領域およびドレイン領域により前記第1導電型チャネルのMOSFETが構成されていると共に、前記第1導電型ウェル領域と前記第2ゲート電極および前記第2導電型のソース領域およびドレイン領域により前記第2導電型チャネルのMOSFETが構成されており、
前記第1導電型チャネルのMOSFETは、前記第2導電型ウェル領域の不純物濃度が同じで、前記第1ゲート電極の導電型が第2導電型とされたエンハンスメント型のMOSFETおよび前記第1ゲート電極の導電型が第1導電型とされたデプレッション型のMOSFETを有して構成され、
前記第2導電型チャネルのMOSFETは、前記第1導電型ウェル領域の不純物濃度が同じで、前記第2ゲート電極の導電型が第1導電型とされたエンハンスメント型のMOSFETおよび前記第2ゲート電極の導電型が第2導電型とされたデプレッション型のMOSFETを有して構成されていることを特徴とするデュアルゲート構造の半導体装置。
IPC (6件)：
H01L 21/823
, H01L 27/092
, H01L 27/088
, H01L 21/28
, H01L 29/49
, H01L 29/423
H01L27/08 321D
, H01L27/08 311A
, H01L21/28 301A
, H01L29/58 G
4M104AA01
, 4M104BB01
, 4M104BB40
, 4M104CC05
, 4M104DD04
, 4M104DD56
, 4M104DD78
, 4M104DD82
, 4M104GG09
, 4M104GG10
, 4M104GG14
, 4M104HH20
, 5F048AA09
, 5F048AB10
, 5F048AC02
, 5F048AC03
, 5F048BA01
, 5F048BB06
, 5F048BB07
, 5F048BB11
, 5F048BB18
, 5F048BD04
, 5F048BE03
, 5F048BF15
, 5F048BF16
, 5F048BG13
, 5F048DA25
