特許
J-GLOBAL ID：201403078297453461

配線基板

発明者：
福島 啓之

福島 啓之 について

, 
雲川 文夫

雲川 文夫 について


出願人/特許権者：
京セラSLCテクノロジー株式会社

京セラSLCテクノロジー株式会社 について


公報種別：公開公報
出願番号（国際出願番号）：特願2013-068185
公開番号（公開出願番号）：特開2014-192432
出願日： 2013年03月28日
公開日（公表日）： 2014年10月06日
要約：
【課題】反りに起因する半田バンプ同士の電気的な短絡をなくし、搭載する半導体素子を正常に作動させることが可能な配線基板を提供すること。【解決手段】多数のスルーホール5を有するコア基板1の上下面に、ビルドアップ絶縁層2とビルドアップ配線層3とを交互に積層して成り、上面中央部に多数の半導体素子接続パッド7が格子状の並びに配列された半導体素子接続パッド形成領域Aを有するとともに、コア基板1における半導体素子接続パッド形成領域Aに対向する第1領域Xに第1スルーホール群が第1の配列密度で配列されているとともに、コア基板1の外周部で第1領域Xから離間した第2領域Yに第2のスルーホール群が前記第1の配列密度より低い第2の配列密度で配列されて成る配線基板であって、第1領域Xと第2領域Yとの間の第3領域Zに第3のスルーホール群が第2配列密度よりも高い第3の配列密度で配列されている。【選択図】図1
請求項（抜粋）：
多数のスルーホールを有するコア基板の上下面に、ビルドアップ絶縁層とビルドアップ配線層とを交互に積層して成り、上面中央部に前記ビルドアップ配線層から成る多数の半導体素子接続パッドが格子状の並びに配列された半導体素子接続パッド形成領域を有するとともに、前記コア基板における前記半導体素子接続パッド形成領域に対向する第1領域に第1スルーホール群が第1の配列密度で配列されているとともに、前記コア基板の外周部で前記第1領域から離間した第2領域に第2のスルーホール群が前記第1の配列密度より低い第2の配列密度で配列されて成る配線基板であって、前記第1領域と前記第2領域との間の第3領域に第3のスルーホール群が前記第2配列密度よりも高い第3の配列密度で配列されていることを特徴とする配線基板。
IPC (2件)：
H05K 3/46 ,  H01L 23/12
FI (4件)：
H05K3/46 N ,  H05K3/46 Q ,  H05K3/46 B ,  H01L23/12 N
Fターム (14件)：
5E346AA26 ,  5E346AA42 ,  5E346AA43 ,  5E346CC04 ,  5E346CC05 ,  5E346CC08 ,  5E346CC09 ,  5E346CC32 ,  5E346DD02 ,  5E346DD12 ,  5E346EE35 ,  5E346FF07 ,  5E346FF45 ,  5E346HH11
引用特許：
審査官引用 (6件)
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