特許

J-GLOBAL ID：201403092882034086

半導体装置及びその製造方法

発明者： 小屋敷 剛 ,  澤田 豊治 ,  齋藤 則章 ,  原 章雄 ,  泉 正陽
出願人/特許権者： 富士通セミコンダクター株式会社
代理人 (1件)： 服部 毅巖
公報種別：公開公報
出願番号（国際出願番号）：特願2012-237735
公開番号（公開出願番号）：特開2014-090008
出願日： 2012年10月29日
公開日（公表日）： 2014年05月15日
要約：

【課題】溝により囲まれたチップの内側の領域の電解メッキ処理ができなくなる不具合の発生を抑制する。【解決手段】素子領域12が形成された半導体基板11上に、表面保護膜15を形成し、表面保護膜15に、素子領域12を囲う溝16と、素子領域15の入出力端子13を露出する開口部とを形成する。溝16は、第1の幅で形成されている領域16-1と、第1の幅よりも広い第2の幅で形成されている領域16-2と、を有する。これにより、溝により囲まれたチップの内側の領域の電解メッキ処理ができなくなる不具合の発生を抑制できる。【選択図】図1

請求項（抜粋）：

素子領域が形成された半導体基板と、 前記半導体基板上に形成され、前記素子領域を囲う溝と前記素子領域の入出力端子を露出する開口部とが形成された表面保護膜と、を有し、 前記溝は、第1の幅で形成されている領域と、前記第1の幅よりも広い第2の幅で形成されている領域と、を有することを特徴とする半導体装置。

IPC (4件)：

H01L 21/320 ,  H01L 21/768 ,  H01L 23/522 ,  H01L 21/60

FI (3件)：

H01L21/88 T ,  H01L21/88 S ,  H01L21/92 604B

Fターム (20件)：

5F033HH07 ,  5F033HH11 ,  5F033HH18 ,  5F033JJ01 ,  5F033JJ07 ,  5F033JJ11 ,  5F033JJ18 ,  5F033MM08 ,  5F033PP15 ,  5F033PP27 ,  5F033QQ08 ,  5F033QQ09 ,  5F033QQ37 ,  5F033RR04 ,  5F033RR06 ,  5F033SS15 ,  5F033UU03 ,  5F033VV03 ,  5F033VV07 ,  5F033XX02

引用特許：

審査官引用 (4件)

• 半導体装置及びその製造方法
  公報種別：公開公報   出願番号：特願2010-084728   出願人：パナソニック株式会社
• 半導体装置およびその製造方法
  公報種別：公開公報   出願番号：特願2003-433603   出願人：株式会社ルネサステクノロジ
• 半導体装置
  公報種別：公開公報   出願番号：特願2004-330698   出願人：株式会社ルネサステクノロジ
• 半導体装置およびその製造方法
  公報種別：公開公報   出願番号：特願2004-366370   出願人：株式会社ルネサステクノロジ