特許
J-GLOBAL ID：201503003748367864

プロシージャリターンシーケンスを加速するための方法およびシステム

発明者：
マイケル・ウィリアム・モロウ

マイケル・ウィリアム・モロウ について

, 
ジェームズ・ノリス・ディーフェンダーファー

ジェームズ・ノリス・ディーフェンダーファー について


出願人/特許権者：
クゥアルコム・インコーポレイテッド

クゥアルコム・インコーポレイテッド について


代理人 (4件)： 蔵田 昌俊 ,  福原 淑弘 ,  井関 守三 ,  奥村 元宏
公報種別：特許公報
出願番号（国際出願番号）：特願2013-095916
公開番号（公開出願番号）：特開2013-211023
特許番号：特許第5815596号
出願日： 2013年04月30日
公開日（公表日）： 2013年10月10日
請求項（抜粋）：
【請求項1】 複数の予測されたリターンアドレスを記憶するリンクスタックを有し、命令キャッシュから命令をフェッチするように構成されたフェッチロジック回路と、 前記フェッチロジック回路に結合されたデコードロジック回路と、 を備え、前記フェッチされた命令は、前記デコードロジック回路によって復号可能であり、前記デコードロジック回路は、検出ロジック回路を備え、 前記検出ロジック回路は、検索命令とブランチ命令との組み合わせを含むプロシージャリターンシーケンスを識別するように動作可能であり、前記検索命令のレジスタリストを保存するようにさらに動作可能であり、 前記検索命令は、前記検索命令の前記レジスタリストにしたがって、ソフトウェアスタックから情報を取り出すように実行可能であり、 前記検索命令の前記レジスタリストは、前記検索命令が実行されるときに前記ソフトウェアスタックから取り出される1つ以上のレジスタ記憶情報を識別し、 前記ブランチ命令は、ブランチターゲットアドレスとしてターゲットレジスタに記憶された情報にしたがって分岐するように実行可能であり、 前記検索命令と前記ブランチ命令との組み合わせは、前記検索命令の前記レジスタリストおよび前記ブランチ命令の前記ターゲットレジスタが同一のレジスタを示す場合、前記プロシージャリターンシーケンスとして識別され、 前記検出ロジック回路が前記プロシージャリターンシーケンスを識別することに応じて、前記フェッチロジック回路は前記複数の予測されたリターンアドレスのうちの少なくとも1つの予測されたリターンアドレスを前記リンクスタックから取り出す、 パイプラインプロセッサ。
IPC (2件)：
G06F 9/42 ( 200 6.01) ,  G06F 9/38 ( 200 6.01)
FI (3件)：
G06F 9/42 320 A ,  G06F 9/42 330 A ,  G06F 9/38 330 F
引用特許：
出願人引用 (7件)
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審査官引用 (8件)
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引用文献：
出願人引用 (2件)
  • 6809アセンブリプログラミング, 19861125, 初版, Pages:62-68
  • VLSI RISC Architecture and Organization, 1989, Pages:231-233
審査官引用 (4件)
  • 6809アセンブリプログラミング, 19861125, 初版, Pages:62-68
  • 6809アセンブリプログラミング, 19861125, 初版, Pages:62-68
  • VLSI RISC Architecture and Organization, 1989, Pages:231-233
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