特許
J-GLOBAL ID:201503007382726985

半導体装置の製造方法

発明者:
出願人/特許権者:
代理人 (1件): 片山 修平
公報種別:公開公報
出願番号(国際出願番号):特願2014-016990
公開番号(公開出願番号):特開2015-144197
出願日: 2014年01月31日
公開日(公表日): 2015年08月06日
要約:
【課題】ウェーハの破損およびチップの収率の低下を抑制し、かつ簡略化が可能な半導体装置の製造方法を提供すること。【解決手段】 接着剤を用いてウェーハの第1面に支持基板を貼り付ける工程と、前記支持基板に貼り付けられたウェーハを薄くする工程と、第1の方向とこれと交差する第2の方向にそれぞれ複数延在し、チップの領域を区画するスクライブラインであって、前記ウェーハの外周部に位置する領域を除く前記スクライブラインの一方向に前記ウェーハを貫通する溝を形成する工程と、前記支持基板に貼り付けられた前記ウェーハを溶剤に浸漬し、前記溝から浸透する前記溶剤により前記接着剤を除去する工程と、を有する半導体装置の製造方法。【選択図】 図2C
請求項(抜粋):
接着剤を用いてウェーハの第1面に支持基板を貼り付ける工程と、 前記支持基板に貼り付けられたウェーハを薄くする工程と、 第1の方向とこれと交差する第2の方向にそれぞれ複数延在し、チップの領域を区画するスクライブラインであって、前記ウェーハの外周部に位置する領域を除く前記スクライブラインの一方向に前記ウェーハを貫通する溝を形成する工程と、 前記支持基板に貼り付けられた前記ウェーハを溶剤に浸漬し、前記溝から浸透する前記溶剤により前記接着剤を除去する工程と、を有する半導体装置の製造方法。
IPC (4件):
H01L 21/301 ,  H01L 21/304 ,  B23K 26/364 ,  B23K 26/00
FI (8件):
H01L21/78 Q ,  H01L21/78 S ,  H01L21/78 B ,  H01L21/304 631 ,  H01L21/304 622W ,  B23K26/364 ,  B23K26/00 H ,  H01L21/78 L
Fターム (44件):
4E168AD07 ,  4E168AD12 ,  4E168JA11 ,  4E168JA12 ,  4E168JA13 ,  4E168JA28 ,  4E168KA06 ,  5F057AA05 ,  5F057AA12 ,  5F057BA21 ,  5F057BB09 ,  5F057BB12 ,  5F057CA14 ,  5F057CA31 ,  5F057CA36 ,  5F057DA11 ,  5F063AA11 ,  5F063AA36 ,  5F063BA23 ,  5F063BA42 ,  5F063BA43 ,  5F063BA45 ,  5F063BA47 ,  5F063CA01 ,  5F063CA06 ,  5F063CA08 ,  5F063CB03 ,  5F063CB06 ,  5F063CB08 ,  5F063CB28 ,  5F063CC08 ,  5F063CC46 ,  5F063DD26 ,  5F063DD37 ,  5F063DD44 ,  5F063DD46 ,  5F063DD49 ,  5F063DD59 ,  5F063DD78 ,  5F063DG03 ,  5F063EE21 ,  5F063EE38 ,  5F063EE85 ,  5F063FF38
引用特許:
審査官引用 (6件)
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