特許
J-GLOBAL ID：201503008419225503

半導体装置の製造方法

発明者：
岡本 直哉

岡本 直哉 について


出願人/特許権者：
富士通株式会社

富士通株式会社 について


代理人 (1件)： 國分 孝悦
公報種別：特許公報
出願番号（国際出願番号）：特願2013-046808
公開番号（公開出願番号）：特開2013-141008
特許番号：特許第5754452号
出願日： 2013年03月08日
公開日（公表日）： 2013年07月18日
請求項（抜粋）：
【請求項1】 基板上に化合物半導体層を形成する工程と、 前記化合物半導体層上に電極を形成する工程と、 前記化合物半導体層に、少なくとも前記基板の表面まで到達する開口部を形成する工程と、 前記開口部内に前記電極に接続される導電層を形成する工程と、 前記導電層をエッチングストッパとするドライエッチングを行うことにより、前記基板に、その裏面側から前記導電層まで到達し、前記開口部の前記化合物半導体層表面側における幅よりも小さい開口幅を有するビアホールをその先端にノッチを形成ながら形成する工程と、 前記ビアホール内から前記基板の裏面にわたってビア配線を形成する工程と、 を有し、 前記開口部の最も深い部分の幅を、前記開口部の前記化合物半導体層表面側における幅よりも小さくし、 前記ビアホールは、前記開口部の最も深い部分の幅が当該ビアホールの前記ノッチに囲まれた部分の幅以下となるようにして形成することを特徴とする半導体装置の製造方法。
IPC (7件)：
H01L 21/3205 ( 200 6.01) ,  H01L 21/768 ( 200 6.01) ,  H01L 23/522 ( 200 6.01) ,  H01L 21/28 ( 200 6.01) ,  H01L 21/338 ( 200 6.01) ,  H01L 29/812 ( 200 6.01) ,  H01L 29/778 ( 200 6.01)
FI (6件)：
H01L 21/88 J ,  H01L 21/28 L ,  H01L 21/28 301 B ,  H01L 29/80 F ,  H01L 29/80 H ,  H01L 29/80 U
引用特許：
出願人引用 (7件)
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審査官引用 (5件)
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