特許
J-GLOBAL ID：201503015769332227
演算処理装置及び演算処理装置の制御方法
発明者：
,
出願人/特許権者：
代理人 (1件)：
國分 孝悦
公報種別：公開公報
出願番号（国際出願番号）：特願2013-242191
公開番号（公開出願番号）：特開2015-102973
出願日： 2013年11月22日
公開日（公表日）： 2015年06月04日
要約：
【課題】複数の演算処理部を有する演算処理装置において、ロックレジスタの更新を制御して、処理のストールの発生を抑止する。【解決手段】ロックフラグ、ロック対象のアドレス、及び命令の優先度を示すコードを保持するロックレジスタの更新を制御する複数の演算処理部のいずれかの一次キャッシュ制御部が、命令制御部から要求されたアドレスのロックを伴う命令を実行するために、そのアドレスのデータを一次キャッシュメモリに格納するとき、ロックフラグにロックフラグがセットされており、かつロックレジスタに保持されたコードが示す優先度が、実行する命令の優先度より高い場合、ロックレジスタの更新を抑止して、ロックレジスタに継続して情報を保持させる。【選択図】図2
請求項（抜粋）：
複数の演算処理部を有する演算処理装置において、
前記複数の演算処理部の各々は、
命令に応じた処理を要求する命令制御部と、
アドレスがロックされている旨を示すロック情報、ロック対象のアドレス、及び命令の優先度を示す優先度情報を保持する情報保持部と、
前記命令制御部から要求されたアドレスのロックを伴う命令を実行するために当該アドレスのデータをキャッシュメモリに格納するとき、前記情報保持部にロック情報が保持されており、かつ前記情報保持部に保持されている優先度情報が示す優先度が、実行する当該命令の優先度より高い場合、前記情報保持部の更新を抑止するキャッシュ制御部とを有することを特徴とする演算処理装置。
IPC (2件)：
FI (3件)：
G06F12/08 519E
, G06F9/46 472Z
, G06F12/08 531B
5B005JJ01
, 5B005JJ12
, 5B005KK14
, 5B005KK23
, 5B005MM01
, 5B005NN75
, 5B005UU32
