特許
J-GLOBAL ID：201503017774428201

画像形成装置及びフラッシュメモリの制御方法

発明者：
佐久間 啓史

佐久間 啓史 について


出願人/特許権者：
コニカミノルタ株式会社

コニカミノルタ株式会社 について


代理人 (1件)： 宮本 恵司
公報種別：公開公報
出願番号（国際出願番号）：特願2014-075948
公開番号（公開出願番号）：特開2015-198377
出願日： 2014年04月02日
公開日（公表日）： 2015年11月09日
要約：
【課題】フラッシュメモリの全てのブロックのデータ保持期間の低下を抑制し、フラッシュメモリの寿命を延ばす。【解決手段】複数のメモリブロックで構成され、各々の前記メモリブロックへのデータの書き込みがウェアレベリングによって制御されるフラッシュメモリを画像データのバッファとして使用する画像形成装置において、前記フラッシュメモリを制御する制御部は、前記フラッシュメモリに対して、予め定めた所定期間内に予め定めた所定量を越える画像データの書き込みが発生することを予測する第1の機能と、前記所定期間内に前記所定量以上の画像データの書き込みが発生すると予測された場合に、画像データの入力、及び/又は、入力された画像データのバッファリング速度を抑制し、前記所定期間内の前記フラッシュメモリへの書き込みデータ量を前記所定量以下に抑える制御を行う第2の機能と、を備える。【選択図】図12
請求項（抜粋）：
複数のメモリブロックで構成され、各々の前記メモリブロックへのデータの書き込みがウェアレベリングによって制御されるフラッシュメモリを画像データのバッファとして使用する画像形成装置において、 前記フラッシュメモリを制御する制御部は、 前記フラッシュメモリに対して、予め定めた所定期間内に予め定めた所定量を越える画像データの書き込みが発生することを予測する第1の機能と、 前記所定期間内に前記所定量以上の画像データの書き込みが発生すると予測された場合に、画像データの入力、及び/又は、入力された画像データのバッファリング速度を抑制し、前記所定期間内の前記フラッシュメモリへの書き込みデータ量を前記所定量以下に抑える制御を行う第2の機能と、を備える、 ことを特徴とする画像形成装置。
IPC (2件)：
H04N 1/00 ,  G06F 12/16
FI (2件)：
H04N1/00 C ,  G06F12/16 310A
Fターム (15件)：
5B018GA04 ,  5B018HA23 ,  5B018MA23 ,  5B018NA06 ,  5C062AA02 ,  5C062AA05 ,  5C062AB17 ,  5C062AB21 ,  5C062AB40 ,  5C062AB42 ,  5C062AC02 ,  5C062AC03 ,  5C062AC04 ,  5C062AC22 ,  5C062BA00
引用特許：
審査官引用 (4件)
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