特許
J-GLOBAL ID：201503029597046929

半導体装置およびその製造方法

発明者：
吉岡 啓

吉岡 啓 について

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杉山 亨

杉山 亨 について

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斉藤 泰伸

斉藤 泰伸 について

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津田 邦男

津田 邦男 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (3件)： 池上 徹真 ,  須藤 章 ,  松山 允之
公報種別：公開公報
出願番号（国際出願番号）：特願2013-188369
公開番号（公開出願番号）：特開2015-056486
出願日： 2013年09月11日
公開日（公表日）： 2015年03月23日
要約：
【課題】p型のGaN系半導体へのコンタクト抵抗を低減できる半導体装置を提供する。【解決手段】実施形態の半導体装置は、n型の第1のGaN系半導体層と、第1のGaN系半導体層上の、第1のGaN系半導体層側の低不純物濃度領域と、第1のGaN系半導体層と反対側の高不純物濃度領域とを有するp型の第2のGaN系半導体層と、第2のGaN系半導体層の第1のGaN系半導体層と反対側のn型の第3のGaN系半導体層と、一端が第3のGaN系半導体層または第3のGaN系半導体層より上に位置し、他端が第1のGaN系半導体層に位置し、ゲート絶縁膜を介して第3のGaN系半導体層、低不純物濃度領域、第1のGaN系半導体層に隣接するゲート電極と、第3のGaN系半導体層上の第1の電極と、高不純物濃度領域上の第2の電極と、第1のGaN系半導体層の第2のGaN系半導体層と反対側の第3の電極と、を備える。【選択図】図1
請求項（抜粋）：
n型の第1のGaN系半導体層と、 前記第1のGaN系半導体層上に設けられ、前記第1のGaN系半導体層側の低不純物濃度領域と、前記第1のGaN系半導体層と反対側の高不純物濃度領域とを有するp型の第2のGaN系半導体層と、 前記第2のGaN系半導体層の前記第1のGaN系半導体層と反対側に設けられるn型の第3のGaN系半導体層と、 一端が前記第3のGaN系半導体層または前記第3のGaN系半導体層より上に位置し、他端が前記第1のGaN系半導体層に位置し、ゲート絶縁膜を介して前記第3のGaN系半導体層、前記低不純物濃度領域、前記第1のGaN系半導体層に隣接して設けられるゲート電極と、 前記第3のGaN系半導体層上に設けられる第1の電極と、 前記高不純物濃度領域上に設けられる第2の電極と、 前記第1のGaN系半導体層の前記第2のGaN系半導体層と反対側に設けられる第3の電極と、 を備えることを特徴とする半導体装置。
IPC (10件)：
H01L 21/337 ,  H01L 21/338 ,  H01L 29/808 ,  H01L 29/812 ,  H01L 29/12 ,  H01L 29/78 ,  H01L 21/336 ,  H01L 29/417 ,  H01L 21/28 ,  H01L 29/778
FI (12件)：
H01L29/80 V ,  H01L29/78 652T ,  H01L29/78 652B ,  H01L29/78 652K ,  H01L29/78 653A ,  H01L29/78 652M ,  H01L29/78 658F ,  H01L29/78 658E ,  H01L29/50 M ,  H01L21/28 301B ,  H01L21/28 301R ,  H01L29/80 H
Fターム (32件)：
4M104AA03 ,  4M104AA07 ,  4M104BB01 ,  4M104BB05 ,  4M104BB14 ,  4M104BB40 ,  4M104CC01 ,  4M104CC05 ,  4M104DD34 ,  4M104DD37 ,  4M104DD43 ,  4M104DD68 ,  4M104DD78 ,  4M104DD79 ,  4M104DD81 ,  4M104EE02 ,  4M104EE03 ,  4M104EE06 ,  4M104EE15 ,  4M104FF02 ,  4M104FF06 ,  4M104FF17 ,  4M104GG09 ,  4M104GG18 ,  4M104HH15 ,  5F102GB04 ,  5F102GC09 ,  5F102GD10 ,  5F102GJ03 ,  5F102GJ04 ,  5F102GQ01 ,  5F102GR01
引用特許：
審査官引用 (5件)
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