特許
J-GLOBAL ID：201503042340047750

半導体デバイス及び製造方法

発明者：
マーガレット エー スズィーマノウスキー

マーガレット エー スズィーマノウスキー について

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サーマド ケイ ミュサ

サーマド ケイ ミュサ について

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フェルナンド エー サントス

フェルナンド エー サントス について

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マーエッシュ ケイ シャー

マーエッシュ ケイ シャー について


出願人/特許権者：
フリースケール セミコンダクター インコーポレイテッド

フリースケール セミコンダクター インコーポレイテッド について


代理人 (3件)： 伊東 忠重 ,  伊東 忠彦 ,  大貫 進介
公報種別：公開公報
出願番号（国際出願番号）：特願2014-250681
公開番号（公開出願番号）：特開2015-115960
出願日： 2014年12月11日
公開日（公表日）： 2015年06月22日
要約：
【課題】複数の増幅器の間で生じるおそれがあるクロストークを抑制する半導体デバイス及び製造方法を提供する。【解決手段】半導体パッケージ20は、キャリア増幅器22およびピーク増幅器24がその上に互いに近接して形成されるグランドプレーン74を有する。導電性材料の隔離壁50がキャリア増幅器とピーク増幅器との間に位置しており、隔離壁は、半導体パッケージの動作中にキャリア増幅器とピーク増幅器との間の誘導結合を低減するように構成されている。【選択図】図2A
請求項（抜粋）：
半導体デバイスであって、 基板と、 前記基板上にあり、複数の電気部品を備える第1の回路と、 前記基板上にあり、複数の電気部品を備える第2の回路と、 前記第1の回路と前記第2の回路との間に位置する導電性材料により形成される隔離壁であって、前記第1の回路および前記第2の回路のうち少なくとも1つの動作中に前記第1の回路と前記第2の回路との間の電磁結合を低減するように形成される隔離壁と を備える半導体デバイス。
IPC (3件)：
H03F 1/07 ,  H03F 3/68 ,  H03F 1/08
FI (3件)：
H03F1/07 ,  H03F3/68 B ,  H03F1/08
Fターム (12件)：
5J500AA01 ,  5J500AA21 ,  5J500AA41 ,  5J500AC52 ,  5J500AC54 ,  5J500AF20 ,  5J500AK66 ,  5J500AQ02 ,  5J500AQ03 ,  5J500AQ04 ,  5J500AQ06 ,  5J500AS14
引用特許：
審査官引用 (4件)
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