特許

J-GLOBAL ID：201503049343497581

半導体装置

発明者： 小山 和博 ,  牧野 俊晴 ,  小倉 政彦 ,  加藤 宙光 ,  竹内 大輔 ,  山崎 聡 ,  徳田 規夫 ,  猪熊 孝夫 ,  南山 拓真
出願人/特許権者： 株式会社デンソー ,  国立研究開発法人産業技術総合研究所 ,  国立大学法人金沢大学
代理人 (1件)： 特許業務法人ゆうあい特許事務所
公報種別：公開公報
出願番号（国際出願番号）：特願2013-248166
公開番号（公開出願番号）：特開2015-106650
出願日： 2013年11月29日
公開日（公表日）： 2015年06月08日
要約：

【課題】最大電界強度が弱くなるようにしつつ、抵抗を小さくできるダイヤモンド半導体で構成される半導体装置を提供する。【解決手段】ダイヤモンド半導体にて構成されるMISFETについて、p型ドリフト層2をホッピング伝導する第1層2aと第2層2bとが交互に配置されたδドープ構造とし、各第1層2aや各第2層2bの平面方向に対して交差する方向となる縦方向に電流を流す。不純物準位が深いダイヤモンドにおいてもホッピング伝導が発現するとイオン化エネルギーが小さくなり、第1層2aにおけるキャリア密度が大きくなる。その結果、低密度層となる第2層2bにおいてもキャリア密度が高くなり、δドープ構造の抵抗を小さくできる。δドープ構造は、p型ドリフト層2のトータルの不純物量を小さくできるため、ドリフト層2における最大電界強度が抑制できる。したがって、MISFETの耐圧を確保しながら抵抗を小さくできる。【選択図】図1

請求項（抜粋）：

ダイヤモンド半導体にて構成された第1導電型のダイヤモンド基板(1)と、 ホッピング伝導が行われる第1密度にて構成された第1導電型の第1層(2a)と、前記第1密度よりも低密度な第2密度にて構成された第1導電型もしくはi型の第2層(2b)とを有し、前記第1層および前記第2層が交互に繰り返し積層されたδドープ構造のダイヤモンド半導体にて構成されたドリフト層(2)と、 前記ドリフト層の上に形成され、ダイヤモンド半導体にて構成された第2導電型のボディ層(3)と、 前記ボディ層の上層部に形成され、ダイヤモンド半導体にて構成された第1導電型のソース領域(4)と、 前記ボディ層の表面に形成されたゲート絶縁膜(6)と、 前記ゲート絶縁膜の表面に形成されたゲート電極(7)と、 前記ソース領域および前記チャネル領域に電気的に接続された第1電極(8)と、 前記ダイヤモンド基板に電気的に接続された第2電極(9)と、を含み、 前記ドリフト層内において、前記第1層と前記第2層の平面方向に対して交差する方向となる縦方向に電流を流すことで、前記第1電極と前記第2電極との間に電流を流すMISFETを半導体素子として有することを特徴とする半導体装置。

IPC (2件)：

H01L 29/12 ,  H01L 29/78

FI (4件)：

H01L29/78 652T ,  H01L29/78 653A ,  H01L29/78 652M ,  H01L29/78 652H

引用特許：

審査官引用 (3件)

• 半導体素子およびその製造方法
  公報種別：公開公報   出願番号：特願2003-189468   出願人：松下電器産業株式会社
• 半導体装置
  公報種別：公開公報   出願番号：特願平6-030890   出願人：株式会社村田製作所
• ダイヤモンド半導体素子
  公報種別：公開公報   出願番号：特願2008-191263   出願人：独立行政法人産業技術総合研究所