特許
J-GLOBAL ID：201503099849803653

SOIウェーハの製造方法、SOIウェーハ、及び半導体デバイス

発明者：
大槻 剛

大槻 剛 について

, 
江原 幸治

江原 幸治 について


出願人/特許権者：
信越半導体株式会社

信越半導体株式会社 について


代理人 (1件)： 好宮 幹夫
公報種別：公開公報
出願番号（国際出願番号）：特願2013-183226
公開番号（公開出願番号）：特開2015-050429
出願日： 2013年09月04日
公開日（公表日）： 2015年03月16日
要約：
【課題】製造工程自体が簡便で、製造工程における貼り合わせ面の欠陥の発生が抑制される上、酸化膜とベースウェーハとの間の界面準位密度(Dit)が高く、優れたRF特性を有するSOIウェーハの製造方法を提供する。【解決手段】ベースウェーハと、酸化膜を形成したボンドウェーハを貼り合わせた後、前記ボンドウェーハを薄層化するSOIウェーハの製造方法であって、前記ベースウェーハに常圧CVDによって第一の多結晶層を形成した後、さらに減圧CVDによって第二の多結晶層を形成したうえで、二層の多結晶層を形成したベースウェーハと、前記酸化膜を形成したボンドウェーハを貼り合わせることを特徴とするSOIウェーハの製造方法。【選択図】図1
請求項（抜粋）：
ベースウェーハと、酸化膜を形成したボンドウェーハを貼り合わせた後、前記ボンドウェーハを薄層化するSOIウェーハの製造方法であって、 前記ベースウェーハに常圧CVDによって第一の多結晶層を形成した後、さらに減圧CVDによって第二の多結晶層を形成したうえで、二層の多結晶層を形成したベースウェーハと、前記酸化膜を形成したボンドウェーハを貼り合わせることを特徴とするSOIウェーハの製造方法。
IPC (4件)：
H01L 21/02 ,  H01L 27/12 ,  H01L 21/322 ,  H01L 21/20
FI (4件)：
H01L27/12 B ,  H01L21/322 P ,  H01L21/02 B ,  H01L21/20
Fターム (11件)：
5F152LL03 ,  5F152LM09 ,  5F152LP01 ,  5F152LP07 ,  5F152LP09 ,  5F152MM19 ,  5F152NN03 ,  5F152NP03 ,  5F152NP13 ,  5F152NP22 ,  5F152NQ03
引用特許：
出願人引用 (4件)
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審査官引用 (4件)
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