特許
J-GLOBAL ID：201603000158362563

不揮発性半導体記憶装置

発明者：
河野 和幸

河野 和幸 について


出願人/特許権者：
パナソニック株式会社

パナソニック株式会社 について


代理人 (1件)： 特許業務法人前田特許事務所
公報種別：特許公報
出願番号（国際出願番号）：特願2012-555717
特許番号：特許第5998059号
出願日： 2012年01月13日
請求項（抜粋）：
【請求項1】 m行n列(m,nは、2以上の整数)の行列状に配列されるm×n個のメモリセルと、 前記m×n個のメモリセルのメモリセル行毎にそれぞれn個のメモリセルに接続されるm本のワード線と、 前記m×n個のメモリセルのメモリセル列毎にそれぞれm個のメモリセルに接続されるn本のビット線およびn本のソース線と、 前記m本のワード線を選択的に活性化させるワード線駆動回路と、 書き換え電圧を供給するライトドライバと、 基準電圧が印加される基準ノードと前記n本のビット線との接続状態をそれぞれ切り替えるn個の第1のスイッチング素子と、前記基準ノードと前記n本のソース線との接続状態をそれぞれ切り替えるn個の第2のスイッチング素子とを含む第1の選択回路と、 前記ライトドライバと前記n本のビット線との接続状態をそれぞれ切り替えるn個の第3のスイッチング素子と、前記ライトドライバと前記n本のソース線との接続状態をそれぞれ切り替えるn個の第4のスイッチング素子とを含む第2の選択回路とを備え、 前記ライトドライバと前記第1の選択回路と前記第2の選択回路は、前記m×n個のメモリセルからなるメモリセルアレイの列方向の一端側に配置され、前記メモリセルアレイの列方向において前記メモリセルアレイの列方向の一端から外方へ向けて前記第1の選択回路,前記第2の選択回路,前記ライトドライバの順番に配列されている ことを特徴とする不揮発性半導体記憶装置。
IPC (1件)：
G11C 13/00 ( 200 6.01)
FI (3件)：
G11C 13/00 312 ,  G11C 13/00 480 B ,  G11C 13/00 400 Z
引用特許：
出願人引用 (4件)
全件表示
審査官引用 (4件)
全件表示

前のページに戻る

TOP

BOTTOM