特許
J-GLOBAL ID：201603001118959636

半導体装置の製造方法

発明者：
安田 真

安田 真 について

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江間 泰示

江間 泰示 について

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堀 充明

堀 充明 について

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藤田 和司

藤田 和司 について


出願人/特許権者：
富士通セミコンダクター株式会社

富士通セミコンダクター株式会社 について


代理人 (3件)： 伊東 忠重 ,  伊東 忠彦 ,  加藤 隆夫
公報種別：公開公報
出願番号（国際出願番号）：特願2014-121678
公開番号（公開出願番号）：特開2016-001700
出願日： 2014年06月12日
公開日（公表日）： 2016年01月07日
要約：
【課題】余分な工程を追加せずに、チャネル領域のシリコン層の膜厚を制御する半導体装置の製造方法を提供する。【解決手段】半導体装置の製造方法は、第1の領域及び第2の領域を有する半導体基板31上に、エピタキシャル成長法によりシリコン層12を形成する工程と、シリコン層を酸化して第1ゲート酸化膜16を形成する工程と、第1の領域の第1ゲート酸化膜を残存させつつ、第2の領域の第1ゲート酸化膜を除去する工程と、第1の領域の第1ゲート酸化膜を厚くするとともに、第2の領域のシリコン層を酸化して第2ゲート酸化膜18を形成する工程と、第1ゲート酸化膜上及び第2ゲート酸化膜上のそれぞれに第1のゲート電極及び第2のゲート電極を形成する工程とを有し、第1のゲート電極及び第2のゲート電極を形成後に第1の領域のシリコン層12は第1の膜厚を有し、第2の領域のシリコン層22は第1の膜厚より薄い第2の膜厚を有する。【選択図】図2
請求項（抜粋）：
第1の領域及び第2の領域を有する半導体基板上に、エピタキシャル成長法によりシリコン層を形成する工程と、 前記シリコン層を酸化して第1ゲート酸化膜を形成する工程と、 前記第1の領域の前記第1ゲート酸化膜を残存させつつ、前記第2の領域の前記第1ゲート酸化膜を除去する工程と、 前記第2の領域の前記第1ゲート絶縁膜を除去する工程の後に、前記第1の領域の前記第1ゲート酸化膜を厚くするとともに、前記第2の領域の前記シリコン層を酸化して第2ゲート酸化膜を形成する工程と、 前記第1ゲート酸化膜上及び前記第2ゲート酸化膜上のそれぞれに第1のゲート電極及び第2のゲート電極を形成する工程と、を有し、 前記第1のゲート電極及び前記第2のゲート電極を形成した後に、前記第1の領域の前記シリコン層は第1の膜厚を有し、前記第2の領域の前記シリコン層は前記第1の膜厚より薄い第2の膜厚を有することを特徴とする半導体装置の製造方法。
IPC (7件)：
H01L 21/823 ,  H01L 27/088 ,  H01L 21/824 ,  H01L 27/115 ,  H01L 21/336 ,  H01L 29/788 ,  H01L 29/792
FI (5件)：
H01L27/08 102B ,  H01L27/08 102C ,  H01L27/08 102H ,  H01L27/10 434 ,  H01L29/78 371
Fターム (39件)：
5F048AA09 ,  5F048AB01 ,  5F048AC01 ,  5F048AC03 ,  5F048BA02 ,  5F048BB02 ,  5F048BB03 ,  5F048BB05 ,  5F048BB06 ,  5F048BB12 ,  5F048BB15 ,  5F048BB16 ,  5F048BB18 ,  5F048BD04 ,  5F048BD10 ,  5F048BE02 ,  5F048BE03 ,  5F048BE04 ,  5F048BE05 ,  5F048BE06 ,  5F048BG13 ,  5F048DA24 ,  5F048DA30 ,  5F083EP02 ,  5F083EP23 ,  5F083EP55 ,  5F083EP56 ,  5F083ER22 ,  5F083GA27 ,  5F083JA04 ,  5F083PR43 ,  5F083PR53 ,  5F083ZA07 ,  5F083ZA12 ,  5F101BA01 ,  5F101BB05 ,  5F101BD02 ,  5F101BE07 ,  5F101BH04
引用特許：
審査官引用 (4件)
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