特許
J-GLOBAL ID：201603002410547973

半導体装置

発明者：
今田 忠紘

今田 忠紘 について


出願人/特許権者：
富士通株式会社

富士通株式会社 について


代理人 (2件)： 伊東 忠彦 ,  山口 昭則
公報種別：特許公報
出願番号（国際出願番号）：特願2012-062902
公開番号（公開出願番号）：特開2013-197316
特許番号：特許第5935425号
出願日： 2012年03月19日
公開日（公表日）： 2013年09月30日
請求項（抜粋）：
【請求項1】 トランジスタ領域とサージ対策素子領域とを有する半導体装置であって、 基板の上に形成された第1の半導体層と、 前記第1の半導体層の上に形成された第2の半導体層と、 を有し、 前記第2の半導体層の上には、第3の半導体層が形成されており、 前記トランジスタ領域には、前記第2の半導体層の上にソース電極及びドレイン電極が形成され、前記第3の半導体層の上にゲート電極が形成されており、 前記サージ対策素子領域には、前記第2の半導体層の上にサージ対策素子第2電極及びサージ対策素子第3電極が形成され、前記第3の半導体層の上にサージ対策素子第1電極が形成されており、 前記ソース電極と前記サージ対策素子第2電極とは接続されて一体化されており、 前記ドレイン電極と前記サージ対策素子第3電極とは接続されて一体化されており、 前記サージ対策素子第1電極は、前記サージ対策素子第2電極と前記サージ対策素子第3電極との間に形成されており、 前記ソース電極と前記ドレイン電極との間には、前記サージ対策素子第1電極が形成されていないものであって、 前記サージ対策素子第1電極と前記サージ対策素子第3電極との間隔は、前記ゲート電極と前記ドレイン電極との間隔よりも狭く、 前記第3の半導体層は、前記第1の半導体層において生じたキャリアの極性とは反対の極性の導電型の半導体層であって、 前記第1の半導体層において、前記第1の半導体層と前記第2の半導体層との界面近傍には電子が生成されており、 前記第3の半導体層は、p型であることを特徴とする半導体装置。
IPC (10件)：
H01L 21/337 ( 200 6.01) ,  H01L 21/338 ( 200 6.01) ,  H01L 29/808 ( 200 6.01) ,  H01L 29/812 ( 200 6.01) ,  H01L 29/778 ( 200 6.01) ,  H01L 27/095 ( 200 6.01) ,  H01L 21/28 ( 200 6.01) ,  H01L 29/417 ( 200 6.01) ,  H01L 21/822 ( 200 6.01) ,  H01L 27/04 ( 200 6.01)
FI (6件)：
H01L 29/80 P ,  H01L 29/80 H ,  H01L 29/80 E ,  H01L 21/28 301 B ,  H01L 29/50 J ,  H01L 27/04 H
引用特許：
審査官引用 (7件)
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