半導体装置の製造方法、及び、半導体装置

発明者： ,
出願人/特許権者：
代理人 (5件)：西島孝喜 , 田中伸一郎 , 大塚文昭 , 須田洋之 , 上杉浩
公報種別：公開公報
出願番号（国際出願番号）：特願2016-048836
公開番号（公開出願番号）：特開2016-105525
出願日： 2016年03月11日
公開日（公表日）： 2016年06月09日
要約：

【課題】ゲート配線と基板間の寄生容量を低減し、柱状シリコン層上部のコンタクトを形成せず、金属配線と柱状シリコン層上部を直接接続するSGTの製造方法とその結果得られるSGTの構造を提供する。【解決手段】シリコン基板上にフィン状シリコン層を形成し、前記フィン状シリコン層の周囲に第一の絶縁膜を形成し、前記フィン状シリコン層の上部に柱状シリコン層を形成し、前記柱状シリコン層の周囲に形成されたゲート絶縁膜と、前記ゲート絶縁膜の周囲に形成されたゲート電極と、前記ゲート電極に接続されたゲート配線とを形成し、前記柱状シリコン層の上部に形成された第1の拡散層と、前記柱状シリコン層の下部と前記フィン状シリコン層の上部に第2の拡散層を形成し、前記第1の拡散層上と前記第2の拡散層上に第1のシリサイドと第2のシリサイドを形成し、層間絶縁膜を堆積し、前記層間絶縁膜を平坦化する。【選択図】図1

請求項（抜粋）：

シリコン基板上にフィン状のシリコンを含む層を形成し、前記フィン状のシリコンを含む層の周囲に第一の絶縁膜を形成し、前記フィン状のシリコンを含む層の上部に柱状のシリコンを含む層を形成する第1の工程と、前記第1の工程の後に、前記柱状のシリコンを含む層の周囲に形成されたゲート絶縁膜と、前記ゲート絶縁膜の周囲に形成されたゲート電極と、前記ゲート電極に接続されたゲート配線とを形成する第2の工程と、前記第2の工程の後に、前記柱状のシリコンを含む層の上部に第1の拡散層を形成し、前記柱状のシリコンを含む層の下部と前記フィン状のシリコンを含む層の上部に第2の拡散層を形成する第3の工程と、前記第3の工程の後に、前記第1の拡散層上と前記第2の拡散層上に第1のシリサイドと第2のシリサイドを形成する第4の工程と、前記第4の工程の後に、層間絶縁膜を堆積し、前記層間絶縁膜を平坦化し、エッチバックを行い、前記柱状のシリコンを含む層上部を露出し、前記柱状のシリコンを含む層上部を露出した後、第1のコンタクトを形成するための第5のレジストを形成し、前記層間絶縁膜をエッチングすることによりコンタクト孔を形成し、金属を堆積することにより前記第2のシリサイド上に第1のコンタクトを形成し、金属配線を形成するための第6のレジストを形成し、エッチングを行うことにより前記金属配線を形成する第5の工程と、を有することを特徴とする半導体装置の製造方法。

IPC (3件)：

H01L 21/336 , H01L 29/78 , H01L 21/28

FI (3件)：

H01L29/78 301X , H01L21/28 301R , H01L21/28 301D

Fターム (27件)：

4M104AA01 , 4M104BB01 , 4M104BB30 , 4M104DD02 , 4M104DD72 , 4M104DD78 , 4M104DD84 , 4M104EE06 , 4M104EE09 , 4M104GG09 , 4M104HH14 , 4M104HH16 , 4M104HH20 , 5F140AA11 , 5F140BA01 , 5F140BB04 , 5F140BF05 , 5F140BF11 , 5F140BF14 , 5F140BF54 , 5F140BG37 , 5F140BH30 , 5F140BJ01 , 5F140BJ08 , 5F140BK13 , 5F140BK34 , 5F140CE20

引用特許：

出願人引用 (8件)

半導体装置および半導体装置の製造方法
公報種別：公開公報出願番号：特願2010-161968 出願人：エルピーダメモリ株式会社
半導体装置の製造方法
公報種別：公開公報出願番号：特願2005-133330 出願人：株式会社東芝
半導体記憶装置
公報種別：公開公報出願番号：特願2009-211300 出願人：日本ユニサンティスエレクトロニクス株式会社

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