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J-GLOBAL ID：201702213231459251   整理番号：17A0526193

シミュレーテッド・アニーリングを利用した並列プレフイックス加算器の構成

Optimization of Parallel Prefix Adder Using Simulated Annealing

著者 (2件)： 本敬之 (北陸先端科学技術大学院大) ,  金子峰雄 (北陸先端科学技術大学院大)
資料名： 電子情報通信学会技術研究報告  (IEICE Technical Report (Institute of Electronics, Information and Communication Engineers))
巻： 116  号： 478(VLD2016 102-130)  ページ： 139-144  発行年： 2017年02月22日 
JST資料番号： S0532B  ISSN： 0913-5685  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 日本語 (JA)

抄録/ポイント： 並列プレフィックス加算器は回路段数がビット長の対数オーダーでおさえることが可能である一方,多数のプレフィックスツリー構造が考えられ,最適な構造を見つけることは難しい。本稿では消費電力(活性化率×ファンアウト数)を最小化する並列プレフィックス加算器の構成法を提案する。特に組み合せ最適化問題に対するメタヒューリスティクスの1つであるシミュレーテッド・アニーリングの適用を考え,このためのプレフィックス加算器構造の表現手法(プレフィックス数列)を考案した。このプレフィックス数列によって定義される解空間をシミュレーテッド・アニーリングにて探索するアルゴリズムを計算機に実装して合成実験を行った。(著者抄録)

シソーラス用語： *シミュレーテッドアニーリング ,  *並列演算 ,  *加算器 ,  ツリー構造 ,  消費電力 ,  改変 ,  組合せ最適化問題 ,  発見的方法 ,  空間 ,  アルゴリズム ,  メタヒューリスティクス ,  探索アルゴリズム
準シソーラス用語： *プレフィックス ,  解空間 ,  最小化

分類 (2件)： その他の電子回路  (NC05090X) ,  汎用演算制御装置  (JC04020N)

引用文献 (10件)：

• 中村宏,天野英晴,宇佐美公良,並木美太郎,今井雅,近藤正章, ′′革新的電源制御による超低消費電力高性能システムLSIの構想,′′ 情報処理学会研究報告計算機アーキテクチャ, No.55, pp.79-84, Jun. 2007.
• I. Koren, ′′Computer Arithmetic Algorithms,′′ A K Peters, Ltd., 2002.
• P. Kogge , H. Stone, ′′A parallel algorithm for the efficient solution of a general class of recurrence equations,′′ IEEE Trans. Computers, vol.C-22, No.8, pp.786-793, Aug. 1973.
• J. Sklansky, ′′Conditional-sum addition logic,′′ IRE Trans. Electronic Computers, vol. EC-9, pp.226-231, Jun. 1960.
• R. Brent , H. Kung, ′′A regular layout for parallel adders,′′ IEEE Transactions on Computers, vol.C-31, No.3, pp.260-264, Mar. 1982.

タイトルに関連する用語 (1件)： 加算器