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J-GLOBAL ID：201702226960726328   整理番号：17A1571451

動的タイム・ボローイングを可能にするクロッキング方式の適用

Application of Clocking Scheme That Enables Dynamic Time Borrowing

著者 (3件)： 神保潮 (総合研究大学院大) ,  山田淳二 (東大 大学院情報理工学系研究科) ,  五島正裕 (国立情報学研)
資料名： 情報処理学会論文誌トランザクション コンピューティングシステム(Web)  (情報処理学会論文誌 コンピューティングシステム(Web))
巻： 10  号： 2  ページ： 1-12 (WEB ONLY)  発行年： 2017年09月11日 
JST資料番号： U0477A  ISSN： 1882-7829  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 日本語 (JA)

抄録/ポイント： ワースト・ケースより平均的ケースにおける遅延に基づいた動作を実現する手法の1つとして,我々は動的タイム・ボローイングを可能にするクロッキング方式を提案している。このクロッキング方式は,動的なばらつき対策手法である動的タイミング・フォールト検出と二相ラッチによるクロッキング方式の組合せにより実現され,動作時にステージ間で実効的な回路遅延を融通することで,ティピカル・ケースに基づく速度で回路を動作させることが可能になる。本論文では,FPGA上の34bitのリプル・キャリー・アダーを用いたカウンタにこの方式を適用し,通常の単相FF方式に対して1.6倍の周波数で動作することを確認した。(著者抄録)

シソーラス用語： *周波数制御 ,  *回路設計 ,  双安定回路 ,  変動 ,  遅れ ,  遅延特性 ,  分散【variance】 ,  タイミング回路 ,  ラッチ回路 ,  *FPGA ,  *加算器 ,  計数器 ,  *タイミング解析 ,  誤り
準シソーラス用語： タイムボローイング ,  クロッキング ,  回路遅延 ,  ばらつき ,  タイミングエラー

分類 (2件)： 集積回路一般  (NC03161C) ,  汎用演算制御装置  (JC04020N)

引用文献 (14件)：

• 平本俊郎,竹内 潔,西田彰男:1. MOSトランジスタのスケーリングに伴う特性ばらつき(小特集,CMOSデバイスの微細化に伴う特性ばらつきの増大とその対策), 電子情報通信学会誌,Vol.92, No.6, pp.416-426(オンライン),入手先 http://ci.nii.ac.jp/naid/110007227367/ (2009).
• Srivastava, A., Sylvester, D. and Blaauw, D.: Statistical Analysis and Optimization for VLSI: Timing and Power, Springer Science & Business Media (2006).
• Mukhopadhyay, S., Mahmoodi, H. and Roy, K.: Modeling of failure probability and statistical design of SRAM array for yield enhancement in nanoscaled CMOS, IEEE Trans. Comput.-Aided Design Integr. Circuits Syst., Vol.24, No.12, pp.1859-1880 (online), DOI: 10.1109/TCAD.2005.852295 (2005).
• Ernst, D., Kim, N.S., Das, S., Pant, S., Rao, R., Pham, T., Ziesler, C., Blaauw, D., Austin, T., Flautner, K. and Mudge, T.: Razor: A Low-Power Pipeline Based on Circuit-Level Timing Speculation, Proc. 36th Annual IEEE/ACM Int’l Symp. Microarchitecture, pp.7-18 (online), DOI: 10.1109/MICRO.2003.1253179 (2003).
• Bull, D., Das, S., Shivshankar, K., Dasika, G., Flautner, K. and Blaauw, D.: A power-efficient 32b ARM ISA processor using timing-error detection and correction for transient-error tolerance and adaptation to PVT variation, IEEE Int’l Solid-State Circuits Conf. Dig. Tech. Papers, pp.284-285 (online), DOI: 10.1109/ISSCC.2010.5433919 (2010).

タイトルに関連する用語 (1件)： クロッキング