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J-GLOBAL ID:201702285054070849   整理番号:17A0526195

コンポーネント間近接制約に基づいた混合誤り訂正機構と回路面積評価

Effect on the Chip Area of Component Adjacency Constraint for Soft-Error Tolerant Datapaths
著者 (2件):
資料名:
巻: 116  号: 478(VLD2016 102-130)  ページ: 151-156  発行年: 2017年02月22日 
JST資料番号: S0532B  ISSN: 0913-5685  資料種別: 会議録 (C)
記事区分: 原著論文  発行国: 日本 (JPN)  言語: 日本語 (JA)
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VLSIの微細化に伴ったソフトエラーによる信頼性低下がより深刻化している。これまで,システムレベルの対策として,比較・リトライ機構,或いは多数決機構による誤り訂正手法が適用されてきた。しかし,一回の誤りで複数のコンポーネントに影響を与えるソフトエラーに対しては,多数決回路が無力化されてしまう。先行研究では,ソフトエラーの時間的・空間的広がり方を考慮したコンポーネント間近接制約を導入することで,複数コンポーネントに跨るソフトエラーに対しても多数決回路を用いることを可能とした。本研究では,2つの誤り訂正機構を併用し各々の利点を活かす手法に加え,実行レイテンシにおける両者の最適な組み合わせを見つける手法を提案する。なお,コンポーネント間近接制約や誤り訂正機構の混合による回路面積への影響を調べることで,本提案の有効性を評価する。(著者抄録)
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分類 (1件):
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集積回路一般 
引用文献 (10件):
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