特許
J-GLOBAL ID:201703006354680900

半導体装置および半導体装置の製造方法

発明者:
出願人/特許権者:
代理人 (1件): 酒井 昭徳
公報種別:公開公報
出願番号(国際出願番号):特願2016-051735
公開番号(公開出願番号):特開2017-168602
出願日: 2016年03月15日
公開日(公表日): 2017年09月21日
要約:
【課題】閾値電圧の変動を抑制し、長期にわたる駆動信頼性を得ることができる半導体装置および半導体装置の製造方法を提供する。【解決手段】半導体装置は、ソースコンタクト部22とゲートコンタクト部23とに分離され、層間絶縁膜7、ソースコンタクト電極8および層間絶縁膜7の開口部に接する、Tiを含むバリア膜20と、前記ソースコンタクト部22と前記ゲートコンタクト部23とに分離され、下面全体をバリア膜20と接し、バリア膜20より狭い領域に設けられたAlを含む表面電極9と、表面電極9およびバリア膜20に接するポリイミド膜21と、を備える。【選択図】図1
請求項(抜粋):
シリコンよりもバンドギャップが広い半導体からなる第1導電型ワイドバンドギャップ半導体基板と、 前記第1導電型ワイドバンドギャップ半導体基板の表面層に選択的に設けられた第2導電型半導体領域と、 前記第2導電型半導体領域の表面層に選択的に設けられた第1導電型半導体領域と、 前記第1導電型ワイドバンドギャップ半導体基板の、前記第2導電型半導体領域に挟まれた部分の表面上にゲート絶縁膜を介して設けられたゲート電極と、 前記第2導電型半導体領域および前記第1導電型半導体領域に接するソース電極と、 前記ゲート電極を覆う層間絶縁膜と、 前記第1導電型ワイドバンドギャップ半導体基板の裏面に設けられたドレイン電極と、 ソースコンタクト部とゲートコンタクト部とに分離され、前記層間絶縁膜、前記ソース電極および前記層間絶縁膜の開口部に接するTiを含むバリア膜と、 前記ソースコンタクト部と前記ゲートコンタクト部とに分離され、下面全体を前記バリア膜と接し、前記バリア膜より狭い領域に設けられたAlを含む表面電極と、 前記表面電極と前記バリア膜とに接するポリイミド膜と、 を備えることを特徴とする半導体装置。
IPC (4件):
H01L 29/78 ,  H01L 29/12 ,  H01L 21/28 ,  H01L 29/417
FI (9件):
H01L29/78 652M ,  H01L29/78 652D ,  H01L29/78 652S ,  H01L29/78 652Q ,  H01L29/78 652T ,  H01L29/78 653A ,  H01L21/28 301B ,  H01L29/50 M ,  H01L21/28 301R
Fターム (28件):
4M104AA03 ,  4M104AA04 ,  4M104BB01 ,  4M104BB14 ,  4M104BB21 ,  4M104BB25 ,  4M104BB26 ,  4M104BB27 ,  4M104BB39 ,  4M104BB40 ,  4M104CC01 ,  4M104DD16 ,  4M104DD37 ,  4M104DD43 ,  4M104DD55 ,  4M104DD64 ,  4M104DD65 ,  4M104DD80 ,  4M104DD84 ,  4M104EE05 ,  4M104EE18 ,  4M104FF02 ,  4M104FF13 ,  4M104FF17 ,  4M104FF22 ,  4M104GG09 ,  4M104GG18 ,  4M104HH20
引用特許:
審査官引用 (6件)
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