特許
J-GLOBAL ID：201703007913297396
一つの共有されたディープドープ領域を備えたメモリアレイ
発明者：
,
,
出願人/特許権者：
代理人 (3件)：
伊東 忠重
, 伊東 忠彦
, 大貫 進介
公報種別：公開公報
出願番号（国際出願番号）：特願2016-226404
公開番号（公開出願番号）：特開2017-130646
出願日： 2016年11月22日
公開日（公表日）： 2017年07月27日
要約：
【課題】 メモリアレイの回路領域を小さくする。【解決手段】 メモリアレイは、複数のメモリページを含み、各メモリページは、複数のメモリセルを含み、各メモリセルは、フローティングゲートモジュールと、制御エレメントと、消去エレメントと、を含む。そのフローティングゲートモジュールは、第一ウェル内に配置され、その消去エレメントは、第二ウェル内に配置され、その制御エレメントは、第三ウェル内に配置されている。その第一ウェル、その第二ウェル及びその第三ウェルは、ディープドープ領域内に配置されており、その複数のメモリページのメモリセルは全てそのディープドープ領域内に配置されている。このため、複数のディープドープ領域間のスペーシングルールはもはやメモリアレイの回路領域を制限するのに使用されず、メモリアレイの回路領域を小さくすることができる。【選択図】 図2
請求項（抜粋）：
複数のメモリページを含むメモリアレイであって、
各メモリページは、複数のメモリセルを含み、
各メモリセルは、
フローティングゲートモジュールであって、フローティングゲートトランジスタを含み、ソース線、ビット線及びワード線に従って、該フローティングゲートトランジスタを制御するように構成され、該フローティングゲートトランジスタが、第一端子と、第二端子と、フローティングゲートとを有する、フローティングゲートモジュールと、
制御エレメントであって、制御線に結合されたボディ端子と、該ボディ端子に結合された第一端子と、該ボディ端子に結合された第二端子と、フローティングゲートに結合された制御端子と、を有する制御エレメントと、
消去エレメントであって、該メモリセルのプログラム動作時及びプログラム禁止動作時に第一電圧を受け、該メモリセルの消去動作時に第二電圧を受けるように構成されたボディ端子と、消去線に結合された第一端子と、該消去エレメントの第一端子に結合された、又はフローティングしている第二端子と、前記フローティングゲートに結合された制御端子と、を有する消去エレメントと、
を含み、
前記フローティングゲートモジュールは、第一ウェル内に配置され、
前記消去エレメントは、第二ウェル内に配置され、
前記制御エレメントは、第三ウェル内に配置され、
前記第一ウェル、前記第二ウェル及び前記第三ウェルはディープドープ領域内に配置され、
前記複数のメモリページの複数のメモリセルは、全て前記ディープドープ領域内に配置され、
前記制御線は、前記プログラム動作時に前記第一電圧にあり、
前記消去線は、前記消去動作時に前記第二電圧にある、メモリアレイ。
IPC (6件)：
H01L 27/115
, G11C 16/04
, G11C 16/02
, H01L 29/788
, H01L 21/336
, H01L 29/792
H01L27/10 434
, G11C17/00 623Z
, G11C17/00 611Z
, G11C17/00 612F
, H01L29/78 371
5B225BA02
, 5B225BA09
, 5B225CA07
, 5B225DB02
, 5B225DC03
, 5B225EA01
, 5B225FA06
, 5B225FA07
, 5F083EP02
, 5F083EP30
, 5F083EP42
, 5F083EP62
, 5F083EP67
, 5F083ER03
, 5F083ER14
, 5F083ER23
, 5F083GA06
, 5F083GA09
, 5F083GA30
, 5F083KA01
, 5F083KA05
, 5F083KA11
, 5F083LA01
, 5F083LA02
, 5F083LA12
, 5F083LA16
, 5F083LA20
, 5F083PR46
, 5F101BA02
, 5F101BB09
, 5F101BB15
, 5F101BC02
, 5F101BE02
, 5F101BE05
, 5F101BE07
