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J-GLOBAL ID：201802223689150821   整理番号：18A1342071

ボンディング前のTSVのテストのための有効な構造とフロー

An effective structure and flow for pre-bond TSV test

著者 (3件)： Pei Songwei (School of Computer Science, Beijing University of Posts and Telecommunications) ,  Pei Songwei (College of Information and Technology, Beijing University of Chemical Technology) ,  Jin Song (Department of Electronic and Communication Engineering, North China Electric Power University)
資料名： IEICE Electronics Express (Web)  (IEICE Electronics Express (Web))
巻： 15  号： 12  ページ： 20180160(J-STAGE)  発行年： 2018年 
JST資料番号： U0039A  ISSN： 1349-2543  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 英語 (EN)

抄録/ポイント： ボンディング前のTSV試験は,3D ICの歩留改善と原価低減に重要な役割を果たす。本論文では,ボンディング前のTSV試験のための有効なテスト構造とフローを提案した。そのテスト構造において,特定のTSVに関連する抵抗-容量パラメータを高い精度で振動に反映できた。連続するテスト段階で発生する2つの振動の間の周期変動の分析により,提案した試験方式は故障TSVの迅速な検出を可能とした。実験結果は,提案したボンディング前のTSV試験方式の有効性を実証した。(翻訳著者抄録)

シソーラス用語： ダイボンディング ,  *バイアホール ,  *試験 ,  *集積 ,  振動 ,  抵抗 ,  容量 ,  故障
準シソーラス用語： *3D集積化 ,  *LSIのテスト ,  *TSV【配線】

著者キーワード (3件)： シリコンを通して(TSV) ,  プレボンド試験 ,  振動

分類 (2件)： 半導体集積回路  (NC03162T) ,  固体デバイス計測・試験・信頼性  (NC03040G)

引用文献 (10件)：

• [1] T. Lu, et al.: “TSV-based 3-D ICs: Design methods and tools,” IEEE Trans. Comput.-Aided Des. Integr. Circuits Syst. 36 (2017) 1593 (DOI: 10.1109/TCAD.2017.2666604).
• [2] M. Koyanagi, et al.: “Recent progress in 3D integration technology,” IEICE Electron. Express 12 (2015) 20152001 (DOI: 10.1587/elex.12.20152001).
• [3] D. H. Jung, et al.: “Through silicon via (TSV) defect modeling, measurement, and analysis,” IEEE Trans. Compon. Packag. Manuf. Technol. 7 (2017) 138 (DOI: 10.1109/TCPMT.2016.2631731).
• [4] K. Shen, et al.: “Reconfigured test architecture optimization for TSV-based three-dimensional SoCs,” IEICE Electron. Express 11 (2014) 20140661 (DOI: 10.1587/elex.11.20140661).
• [5] S. Pei, et al.: “On-chip ring oscillator based scheme for TSV delay measurement,” Proc. IEEE ATS (2017) 7 (DOI: 10.1109/ATS.2017.15).

タイトルに関連する用語 (4件)： ボンディング ,  TSV ,  テスト ,  フロー