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J-GLOBAL ID：201802225958166455   整理番号：18A0656544

フレックスパワーFPGAデバイスの評価用プラットフォームの開発と性能実験

Development of an Evaluation Platform and Performance Experimentation of Flex Power FPGA Device

著者 (4件)： KATASHITA Toshihiro (Nanoelectronics Research Institute, National Institute of Advanced Industrial Science and Technology) ,  HIOKI Masakazu (Nanoelectronics Research Institute, National Institute of Advanced Industrial Science and Technology) ,  HORI Yohei (Nanoelectronics Research Institute, National Institute of Advanced Industrial Science and Technology) ,  KOIKE Hanpei (Nanoelectronics Research Institute, National Institute of Advanced Industrial Science and Technology)
資料名： IEICE Transactions on Information and Systems (Web)  (IEICE Transactions on Information and Systems (Web))
巻： E101.D  号： 2  ページ： 303-313(J-STAGE)  発行年： 2018年 
JST資料番号： U0469A  ISSN： 1745-1361  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 英語 (EN)

抄録/ポイント： フィールドプログラマブルゲートアレイ(FPGA)デバイスは,特定の計算を高速化し,広範囲の領域で消費電力を削減するために適用される。FPGAに関連する課題の1つは,電力効率を強化するために静的電力を削減することである。筆者らは,FPGAデバイスの静的電力を低減するために,ロジックおよびネットリソースのボディバイアスを細かく再構成する方法を提案する。また,SOTB技術を採用したFlex Power FPGAと呼ばれるFPGAデバイスを開発し,32ビットカウンタ回路で消費電力削減機能を実証している。本稿では,さまざまな実用回路を用いて様々な動作電圧とボディバイアスでデバイスの消費電力と最大動作周波数を正確に評価するための実験プラットフォームの構築について説明する。上記プラットフォームを使用して,Flex Power FPGAチップを動作電圧0.5~1.0V,ボディバイアス0.0~0.5Vで評価する。この評価では,AES暗号化のために32ビット加算器,16ビット乗算器,SBOX回路を使用する。筆者らは,同一の閾値電圧を有するすべての論理リソースを駆動するために,均一なボディバイアス電圧でチップを仮想的に動作させる。Flex Power FPGAの性能を非再構成可能バイアスと比較することにより,Flex Power FPGAの利点を実証する。(翻訳著者抄録)

シソーラス用語： *柔軟性 ,  *半導体素子 ,  *FPGA ,  *計算機システム ,  *評価 ,  高速計算 ,  消費電力 ,  電力効率 ,  バイアス ,  周波数 ,  電圧 ,  加算器 ,  乗算器 ,  *プラットフォーム【計算機】 ,  動作周波数 ,  動作電圧 ,  閾値電圧
準シソーラス用語： *パワーデバイス ,  ボディバイアス ,  低消費電力

著者キーワード (4件)： FPGA ,  プログラマブル体バイアス ,  評価プラットフォーム ,  静的電力消費

分類 (2件)： ディジタル計算機方式一般  (JC02010O) ,  集積回路一般  (NC03161C)

引用文献 (12件)：

• [1] T. Kawanami, M. Hioki, H. Nagase, T. Tsutsumi, T. Nakagawa, T. Sekigawa, and H. Koike, “Preliminary evaluation of flex power FPGA: A power reconfigurable architecture with fine granularity,” IEICE Trans. Inf. & Syst., vol.E87-D, no.8, pp.2004-2010, Aug. 2004.
• [2] M. Hioki, T. Katashita, and H. Koike, “Architecture enhancements in 65nm SOTB power reconfigurable FPGA by fine-grained body biasing,” IEEE SOI-3D-Subthreshold Microelectronics Technology Unified Conference, pp.105-107, 2016. 10.1109/s3s.2016.7804400
• [3] M.J.S. Smith, Application-Specific Integrated Circuits, Addison Wesley, 1999.
• [4] R. Tsuchiya, M. Horiuchi, S. Kimura, M. Yamaoka, T. Kawahara, S. Maegawa, T. Ipposhi, Y. Ohji, and H. Matsuoka, “Silicon on thin BOX: A new paradigm of the CMOSFET for low-power high-performance application featuring wide-range back-bias control,” IEDM Technical Digest. IEEE International Electron Devices Meeting, pp.631-634, 2004. 10.1109/iedm.2004.1419245
• [5] M. Hioki and H. Koike, “Low overhead design of power reconfigurable FPGA with fine-grained body biasing on 65-nm SOTB CMOS technology,” IEICE Trans. Inf. & Syst., vol.E99-D, no.12, pp.3082-3089, Dec. 2016. 10.1587/transinf.2016edp7129

タイトルに関連する用語 (7件)： フレックス ,  パワー ,  FPGA ,  評価 ,  プラットフォーム ,  開発 ,  実験