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J-GLOBAL ID：201802245954378417   整理番号：18A2202276

3D Network-on-Chip(3D NoC)における遅延が実行時間に与える影響の評価モデルの提案 アプリケーション特性を反映したプロセッサ性能評価モデル

著者 (5件)： 丹羽直也 (慶応大) ,  十時知滉 (慶応大) ,  松谷宏紀 (慶応大) ,  鯉渕道紘 (国立情報学研) ,  天野英晴 (慶応大)
資料名： 電子情報通信学会技術研究報告  (IEICE Technical Report (Institute of Electronics, Information and Communication Engineers))
巻： 118  号： 165(CPSY2018 13-32)(Web)  ページ： 127-132 (WEB ONLY)  発行年： 2018年07月23日 
JST資料番号： S0532B  ISSN： 0913-5685  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 日本語 (JA)

抄録/ポイント： 本報告では,3D-NoCにおけるネットワークトポロジーが性能に与える影響を,少ない計算量で見積もることができる手法を提案する。これは3次元積層プロセッサにおけるNoCのトポロジーを,現実的な時間で最適化するために提案する見積もり手法である。フルメッシュトポロジーNoCを用いてアプリケーションを実行し,そのNoCのトラフィックパターンとサイクル数を測定し,与えられたNoCトポロジーを利用した場合のサイクル数を計算で見積る。3DメッシュトポロジーNoC上にランダムで機能を割り当てたプロセッサに対し,この評価モデルを用いて見積もった予測サイクル数とフルシステムシミュレーションで計測したサイクル数との平均絶対誤差率は約4.7%,最悪絶対誤差率は約8.5%であった。(著者抄録)

シソーラス用語： 三次元 ,  *超LSI ,  *ネットワーク構造 ,  積層構造 ,  マイクロプロセッサ ,  シミュレーション ,  構造 ,  時間 ,  遅れ ,  *性能評価
準シソーラス用語： NoC ,  ネットワークトポロジー ,  マルチコアプロセッサ ,  メッシュ構造 ,  実行時間 ,  遅延

分類 (1件)： ディジタル計算機ハードウェア一般  (JC04010C)

引用文献 (9件)：

• C. Kim, H.W. Lee, and J. Song, “Memory interfaces: Past, present, and future,” IEEE Solid-State Circuits Magazine, vol.8, no.2, pp.23-34, Spring 2016.
• F. Zheng, H.-L. Li, H. Lv, F. Guo, X.-H. Xu, and X.-H. Xie, “Cooperative computing techniques for a deeply fused and heterogeneous many-core processor architecture,” Journal of Computer Science and Technology, vol.30, no.1, pp.145-162, 2015.
• High Bandwidth Memory, “High Bandwidth Memory,” https://www.jedec.org/standards-documents/docs/jesd235a.
• Hybrid Memory Cube Consortium, “Hybrid Memory Cube Consortium,” http://www.hybridmemorycube.org/.
• L.T. Su, S. Naffziger, and M. Papermaster, “Multi-chip technologies to unleash computing performance gains over the next decade,” Electron Devices Meeting (IEDM), 2017 IEEE InternationalIEEE, pp.1-1 2017.

タイトルに関連する用語 (11件)： 3D ,  CHIP ,  NoC ,  遅延 ,  実行時間 ,  影響の評価 ,  モデル ,  提案 ,  アプリケーション ,  プロセッサ ,  性能評価