特許
J-GLOBAL ID：201803009526197758

リングディレイライン、及びA/D変換回路

発明者：
足立 武彦

足立 武彦 について

, 
有冨 雅人

有冨 雅人 について

, 
増田 純夫

増田 純夫 について


出願人/特許権者：
国立大学法人横浜国立大学

国立大学法人横浜国立大学 について


代理人 (1件)： 塩野入 章夫
公報種別：公開公報
出願番号（国際出願番号）：特願2016-133326
公開番号（公開出願番号）：特開2018-007099
出願日： 2016年07月05日
公開日（公表日）： 2018年01月11日
要約：
【課題】リングディレイラインを低消費電力化し、A/D変換器の消費電力を低減する。発振している全ての時間においてパルス変化の発生を1ヶ所とすることで消費電力を低減し、遅延ユニットDUを用いない構成とし、遅延ユニットDUからのラッチの読み取り数の低減を解消する。【解決手段】リングディレイラインは、(a)2以上のパルス信号の負論理演算を出力する負論理素子を環状連結することによって遅延回路を構成する、(b)環状連結される負論理素子の個数を(3n+1)個(n≧1の整数)とする、及び(c)各負論理素子は、環状連結において前段の負論理素子の出力、及び前々段の負論理素子の出力を入力する構成とする。リングディレイラインを構成する負論理素子としてNAND、又はNORの論理素子を用いることができる。【選択図】図1
請求項（抜粋）：
2以上のパルス信号の負論理演算を出力する負論理素子を環状連結して遅延回路を構成するリングディレイラインであって、 環状連結される前記負論理素子の個数は(3n+1)個(n≧1の整数)であり、 前記各負論理素子に入力するパルス信号は、前記環状連結において前段の負論理素子の出力、及び前々段の負論理素子の出力であることを特徴とする、リングディレイライン。
IPC (3件)：
H03K 5/133 ,  H03M 1/50 ,  H03M 1/14
FI (3件)：
H03K5/13 B ,  H03M1/50 ,  H03M1/14 Z
Fターム (13件)：
5J001AA11 ,  5J001BB10 ,  5J001BB11 ,  5J001BB12 ,  5J001BB20 ,  5J001BB21 ,  5J001DD06 ,  5J022AA11 ,  5J022BA06 ,  5J022CD03 ,  5J022CE04 ,  5J022CE05 ,  5J022CE08
引用特許：
出願人引用 (7件)
全件表示
審査官引用 (8件)
全件表示

前のページに戻る

TOP

BOTTOM