特許
J-GLOBAL ID：201803009831420483

半導体装置の製造方法

発明者：
山口 達也

山口 達也 について

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新納 礼二

新納 礼二 について

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橋本 浩幸

橋本 浩幸 について

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野沢 秀二

野沢 秀二 について

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藤川 誠

藤川 誠 について


出願人/特許権者：
東京エレクトロン株式会社

東京エレクトロン株式会社 について


代理人 (3件)： 特許業務法人弥生特許事務所 ,  井上 俊夫 ,  三井田 友昭
公報種別：公開公報
出願番号（国際出願番号）：特願2017-068759
公開番号（公開出願番号）：特開2018-170473
出願日： 2017年03月30日
公開日（公表日）： 2018年11月01日
要約：
【課題】半導体装置を製造するために基板上に形成された膜のダメージを抑えること。【解決手段】層間絶縁膜として多孔質のSiCHO膜である低誘電率膜20に対して、プラズマ処理を行ってビアホール201及びトレンチ202を形成する前に、事前に低誘電率膜20の孔部21内にポリ尿素を埋め込んで保護層を形成しておく。また保護層の上(低誘電率膜20)に、途中の高温のプロセスに対して当該保護層の耐熱性を向上させるために封止膜60を形成しておく。低誘電率膜20にプラズマ処理を行ったときに、保護層の存在により低誘電率膜20のダメージを抑えられる。保護層はその後例えば250°Cで解重合されて除去される。保護層の他の適用例としては、メモリ素子の電極形成時のオーバーエッチングによるダメージの防止のために、保護層を利用する例が挙げられる。【選択図】図4
請求項（抜粋）：
基板に対して処理を行い、半導体装置を製造する方法において、 保護すべき被保護膜が形成された基板の表面に重合用の原料を供給して、尿素結合を有する重合体からなる保護層を形成する工程と、 前記保護層が露出している部分を覆うように、前記重合体が解重合する温度よりも低い温度で封止膜を形成する工程と、 その後、前記保護層である重合体が解重合する温度以上の温度で基板に対して処理を行う工程と、 次いで、前記保護層が存在しない場合には前記被保護膜に対して損傷を与えることとなる処理を行う工程と、 しかる後、前記基板を加熱して前記重合体を解重合する工程と、を含むことを特徴とする半導体装置の製造方法。
IPC (3件)：
H01L 21/306 ,  H01L 21/768 ,  H01L 23/532
FI (2件)：
H01L21/302 105A ,  H01L21/90 N
Fターム (32件)：
5F004AA06 ,  5F004DA00 ,  5F004DA01 ,  5F004DB03 ,  5F004EA01 ,  5F004EA23 ,  5F004EA28 ,  5F004EB03 ,  5F033HH11 ,  5F033HH18 ,  5F033HH31 ,  5F033JJ11 ,  5F033JJ18 ,  5F033JJ31 ,  5F033KK11 ,  5F033MM02 ,  5F033MM12 ,  5F033MM13 ,  5F033NN06 ,  5F033NN07 ,  5F033QQ00 ,  5F033QQ09 ,  5F033QQ12 ,  5F033QQ25 ,  5F033QQ28 ,  5F033QQ37 ,  5F033QQ74 ,  5F033RR01 ,  5F033RR29 ,  5F033SS10 ,  5F033SS21 ,  5F033XX00
引用特許：
審査官引用 (3件)

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