特許
J-GLOBAL ID：201803010374158601
半導体スイッチング回路
発明者：
,
出願人/特許権者：
代理人 (2件)：
田中 清
, 村山 みどり
公報種別：公開公報
出願番号（国際出願番号）：特願2016-150002
公開番号（公開出願番号）：特開2018-019333
出願日： 2016年07月29日
公開日（公表日）： 2018年02月01日
要約：
【課題】 消費電力を低減することができる半導体スイッチング回路を提供する。【解決手段】 この半導体スイッチング回路は、第1のNMOSトランジスタと第2のNMOSトランジスタとを有する双方向スイッチ回路と、第1、第2および第3のCMOSインバータを有するCMOSラッチ回路並びに前記CMOSラッチ回路と第1の電源端子との間に接続される第3のPMOSトランジスタおよび第4のPMOSトランジスタを有し前記双方向スイッチ回路を制御するオンオフ制御回路と、前記CMOSラッチ回路の前記第1、第2および第3のCMOSインバータのそれぞれの両電源端子間に接続される電源回路とを備える。【選択図】 図1
請求項（抜粋）：
第1の入出力端子がドレイン端子に接続される第1のNMOSトランジスタと、第2の入出力端子がドレイン端子に接続される第2のNMOSトランジスタとを有し、前記第1のNMOSトランジスタのソース端子と前記第2のNMOSトランジスタのソース端子が接続されて共有ソース端子を構成し、前記第1のNMOSトランジスタのゲート端子と前記第2のNMOSトランジスタのゲート端子が接続されて共有ゲート端子を構成する双方向スイッチ回路と、
第1、第2および第3のCMOSインバータを有し、前記第1のCMOSインバータの出力が前記第2のCMOSインバータの入力に接続され、前記第2のCMOSインバータの出力が前記第1および第3のCMOSインバータの入力に接続され、前記第3のCMOSインバータの出力が前記双方向スイッチ回路の前記共有ゲート端子に接続されるCMOSラッチ回路と、ソース端子に第1の電源端子が接続され、ドレイン端子に前記第1のCMOS回路の出力が接続され、ゲート端子に第1の制御信号が接続される第3のPMOSトランジスタと、ソース端子に前記第1の電源端子が接続され、ドレイン端子に前記第2のCMOSインバータの出力が接続され、ゲート端子に第2の制御信号が接続される第4のPMOSトランジスタとを有するオンオフ制御回路と、
前記CMOSラッチ回路の前記第1、第2および第3のCMOSインバータのそれぞれの両電源端子間に接続される電源回路と、
を備える半導体スイッチング回路。
IPC (1件)：
FI (1件)：
Fターム (24件)：
5J055AX12
, 5J055BX05
, 5J055BX16
, 5J055CX00
, 5J055CX02
, 5J055DX13
, 5J055DX22
, 5J055DX61
, 5J055DX72
, 5J055EX03
, 5J055EX07
, 5J055EY01
, 5J055EY10
, 5J055EY12
, 5J055EY13
, 5J055EY21
, 5J055EZ03
, 5J055EZ31
, 5J055EZ32
, 5J055EZ62
, 5J055EZ63
, 5J055FX12
, 5J055FX17
, 5J055GX01
