特許
J-GLOBAL ID：201803013939081593

半導体素子

発明者：
内田 正雄

内田 正雄 について


出願人/特許権者：
パナソニックIPマネジメント株式会社

パナソニックIPマネジメント株式会社 について


代理人 (8件)： 奥田 誠司 ,  喜多 修市 ,  梶谷 美道 ,  三宅 章子 ,  岡部 英隆 ,  川喜田 徹 ,  田中 悠 ,  村瀬 成康
公報種別：公開公報
出願番号（国際出願番号）：特願2016-245590
公開番号（公開出願番号）：特開2018-101662
出願日： 2016年12月19日
公開日（公表日）： 2018年06月28日
要約：
【課題】高い信頼性を有し得る半導体素子を提供する。【解決手段】 半導体素子1000は、所定の素子領域を有する半導体102と、素子領域の端部において、半導体102に配置された電界緩和構造と、半導体102の上に配置され、かつ、半導体の法線方向から見たとき、電界緩和構造の内側に位置する、少なくとも1つの表面電極112と、電界緩和構造と少なくとも1つの表面電極112の周縁部とを覆い、かつ、少なくとも1つの表面電極112上に開口部を有する保護層114と、少なくとも1つの表面電極112上において、開口部114pの内側に、保護層114と離間して配置された絶縁層115とを備え、半導体102の法線方向から見たとき、絶縁層115は、少なくとも1つの表面電極112の一部の領域112aを包囲するように配置されている。【選択図】図2A
請求項（抜粋）：
所定の素子領域を有する半導体と、 前記素子領域の端部において、前記半導体に配置された電界緩和構造と、 前記半導体の上に配置され、かつ、前記半導体の法線方向から見たとき、前記電界緩和構造の内側に位置する、少なくとも1つの表面電極と、 前記電界緩和構造と前記少なくとも1つの表面電極の周縁部とを覆い、かつ、前記少なくとも1つの表面電極上に開口部を有する保護層と、 前記少なくとも1つの表面電極上において、前記開口部の内側に、前記保護層と離間して配置された絶縁層と を備え、 前記半導体の法線方向から見たとき、前記絶縁層は、前記少なくとも1つの表面電極の一部の領域を包囲するように配置されている、半導体素子。
IPC (7件)：
H01L 29/47 ,  H01L 29/872 ,  H01L 29/12 ,  H01L 29/78 ,  H01L 29/06 ,  H01L 29/417 ,  H01L 21/28
FI (12件)：
H01L29/48 E ,  H01L29/78 652T ,  H01L29/86 301D ,  H01L29/86 301E ,  H01L29/06 301G ,  H01L29/06 301V ,  H01L29/86 301F ,  H01L29/78 652P ,  H01L29/78 652Q ,  H01L29/50 B ,  H01L29/50 M ,  H01L21/28 Z
Fターム (16件)：
4M104AA01 ,  4M104AA03 ,  4M104AA04 ,  4M104BB02 ,  4M104BB05 ,  4M104BB14 ,  4M104BB16 ,  4M104DD78 ,  4M104FF02 ,  4M104FF35 ,  4M104GG03 ,  4M104GG06 ,  4M104GG09 ,  4M104GG18 ,  4M104HH18 ,  4M104HH20
引用特許：
審査官引用 (4件)
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