文献
J-GLOBAL ID：201902241753277337
整理番号：19A2762592
コスト関数にニューラルネットワークを導入した論理素子配置アルゴリズムの検討
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著者 (4件)：
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資料名：
巻：
119
号：
208(RECONF2019 20-35)(Web)
ページ：
13-18 (WEB ONLY)
発行年：
2019年09月12日
JST資料番号：
S0532B
ISSN：
0913-5685
資料種別：
会議録 (C)
記事区分：
原著論文
発行国：
日本 (JPN)
言語：
日本語 (JA)
抄録/ポイント：
抄録/ポイント
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一般的にFPGAなどの細粒度再構成可能デバイスは配線自由度を下げるほどチップ面積あたりに使用できる再構成可能な論理素子数が減少する.そこで,本稿では配線自由度が制限された中でも効果的にアプリケーション論理回路の論理ゲートを配置する方法としてコスト関数にニューラルネットワークを導入したSA法の可能性を検討する.SA法のコスト関数としてニューラルネットワークを用いる方法,論理ゲートの配置情報をニューラルネットワークに入力する方法を検討した.さらに,コスト関数として使えるように学習する方法について評価した.本稿ではニューラルネットワークをSA法のコスト関数として使う細粒度再構成可能デバイスの配置配線が可能であることを示す.(著者抄録)
シソーラス用語：
シソーラス用語/準シソーラス用語
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分類 (2件)：
分類
JSTが定めた文献の分類名称とコードです
ディジタル計算機ハードウェア一般
, 人工知能
引用文献 (7件)：
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Y.L.Wu and M.Marek-Sadowska,“Orthogonal greedy coupling- a new optimization approach for 2-D field-programmable gate array,” Proc. ACM/IEEE Design Automation Conference(DAC), pp.568-573 (Jun. 1995).
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Y. W. Chang, D. F. Wong, and C. K. Wong, “Universal switch-module design for symmetric-array-based FPGAs,” ACM Trans. Design Automation of Electronic Systems, 1(1):80-101 (Jan. 1996).
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S. Wilton,“Architectures and Algorithms for Field-Programmable Gate Arrays with Embedded Memories,” PhD thesis, University of Toronto, Department of Electrical and Computer Engineering (1997).
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Masatoshi Nakamura, Masato Inagi, Kazuya Tanigawa, Tetsuo Hironaka, Masayuki Sato and Takashi Ishiguro, “APhysical Design Method for a New Memory-based Reconfigurable Architecture without Switch Blocks,” IEICE Transactions on Information and Systems, vol.E95-D, no.2,pp.324-334, (2012).
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Y. LeCun, L. Bottou, Y. Bendigo,”Gradient-based learning applied to documentrecognition,”Proc.IEEE, vol.86, no.11, pp.2278-2324, 1998.
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タイトルに関連する用語 (4件)：
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