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J-GLOBAL ID：201902247941019138   整理番号：19A0010724

FPGAの配置配線結果を使用したMPLDの配置配線ツールの検討

著者 (4件)： 山下裕司 (広島市大 大学院情報科学研究科) ,  窪田昌史 (広島市大 大学院情報科学研究科) ,  谷川一哉 (広島市大 大学院情報科学研究科) ,  弘中哲夫 (広島市大 大学院情報科学研究科)
資料名： 電子情報通信学会技術研究報告  (IEICE Technical Report (Institute of Electronics, Information and Communication Engineers))
巻： 118  号： 215(RECONF2018 19-33)(Web)  ページ： 61-66 (WEB ONLY)  発行年： 2018年09月10日 
JST資料番号： S0532B  ISSN： 0913-5685  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 日本語 (JA)

抄録/ポイント： 再構成可能デバイスMPLDは,論理,配線として利用できる論理ブロックを相互接続することで構成される。既存のMPLDの配置配線ツールでは,大規模回路に対して適切な配置配線を行うために膨大な時間がかかる。そこで,我々は大規模回路に対して高速に配置配線を行う目的で,既存のFPGAの配置配線結果を利用して,MPLDの配置配線結果を得る手法について検討した。具体的には,FPGAの配置配線ツールであるVTRを使用してFPGA用の配置配線結果を得た後,その結果をMPLDの配置配線結果に変換するという手法である。ISCAS’89ベンチマークのs38584回路に対して既存手法によってMPLDの配置配線を行うと5時間程度かかっていたが,提案手法では約1分まで短縮することができた。その結果,大規模回路に対して高速にMPLDの配置配線結果を得る手法を検討できた。(著者抄録)

シソーラス用語： *FPGA ,  *PLD【IC】 ,  ハードウェア記述言語 ,  ルックアップテーブル ,  Verilog

分類 (1件)： 電子回路一般  (NC05010N)

引用文献 (11件)：

• M.Nakamura, M.Inagi, K.Tanigawa, T.Hironaka, M.Sato and T.Ishiguro,“A Physical Design Method for a New Memory-Based Reconfigurable Architecture without Switch Blocks”, in IEICE Transactions on Information and Systems, vol. E95.D, No.2, pp.324-334 (online),2012.
• J. Luu, J. Goeders, M. Wainberg, A. Somerville, T.Yu, K.Nasartschuk, M.Nasr, S.Wang, T.Liu, N.Ahmed, K.B.Kent, J.Anderson, J.Rose, and V.Betz, “VTR 7.0: Next Generation Architecture and CAD System for FPGAs,” in ACM Tr. Reconfig. Tech. and Sys., 2014.
• E.Ahmed, J.Rose,“The Effect of LUT and Cluster Size on Deep-Submicron FPGA Performance and Density,” in IEEE Transactions on Very Large Scale Integration Systems, vol.12, No.3, pp.288-298, 2004.
• M. I. Masud “FPGA Routing Structures: A Novel Switch Block And Depopulated Iinterconnect Matrix Architectures, ” in Master’s thesis, Department of Electrical and Computer Engineering, University of British Columbia, December 1999.
• V.Betz and J.Rose, “Automatic Generation of FPGA Routing Architectures from High-level Descriptions,” in Int. Symp. on Field Programmable Gate Arrays, pp.175-184. New York, NY, USA, 2000.

タイトルに関連する用語 (2件)： FPGA ,  ツール