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J-GLOBAL ID：201902261785612133   整理番号：19A0185300

細粒度再構成可能デバイスMPLDにおけるディープラーニングを用いた論理素子配置の良し悪し判定

Quality determination of logic element placement using deep learning in fine grain reconfigurable device MPLD

著者 (5件)： 藤石秀仁 (広島市大 情報科学) ,  鎌田時生 (広島市大 大学院情報科学研究科) ,  弘中哲夫 (広島市大 大学院情報科学研究科) ,  谷川一哉 (広島市大 大学院情報科学研究科) ,  窪田昌史 (広島市大 大学院情報科学研究科)
資料名： 電子情報通信学会技術研究報告  (IEICE Technical Report (Institute of Electronics, Information and Communication Engineers))
巻： 118  号： 334(VLD2018 40-71)  ページ： 71-76  発行年： 2018年11月28日 
JST資料番号： S0532B  ISSN： 0913-5685  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 日本語 (JA)

抄録/ポイント： 細粒度再構成可能デバイスMPLDのCADでは,論理素子の配置手法としてSA法が使われている。しかし,MPLDの配線構造は複雑であるため,簡易な数式モデルではSA法で用いるコスト関数を実現するのは困難である。そこで,SA法のコスト関数をニューラルネットワークで実現することを検討している。本稿では配置の配線しやすさを予測するニューラルネットワークが実現可能かを確かめるために,従来のMPLDのコスト関数の値を疑似学習データとしてニューラルネットワークを訓練し,正答率を評価した結果を示す。(著者抄録)

シソーラス用語： *PLD【IC】 ,  ハードウェア ,  粒度 ,  *機械学習 ,  CAD【計算機】 ,  *配置計画 ,  シミュレーテッドアニーリング ,  ニューラルネットワーク ,  費用関数 ,  データ ,  配線設計 ,  論理素子 ,  再構成可能ハードウェア ,  細粒度 ,  学習データ ,  *深層学習
準シソーラス用語： *ディープラーニング

分類 (3件)： 論理回路  (NC05070B) ,  集積回路一般  (NC03161C) ,  人工知能  (JE08000Z)

引用文献 (4件)：

• Masatoshi Nakamura, Masato Inagi, Kazuya Tanigawa, Tetsuo Hironaka, Masayuki Sato and Takashi Ishiguro, ′′A Physical Design Method for a New Memory-based Reconfigurable Architecture without Switch Blocks,′′ IEICE Transactions on Information and Systems, vol.E95-D, no.2, pp.324-334, 2012.
• 荒瀬郁実,窪田昌史,谷川一哉,弘中哲夫,′′細粒度再構成可能デバイスMPLDの論理セル配置問題を対象としたSA法における迷路法を用いたコスト算出手法,′′信学技報,vol.117,no.46,RECONF2017-15,pp.75-80,2017.
• Larry McMmurchie, Carl Ebling,′′Pathfinder,A negotiation-based performance-driven router for FPGAs, ′′ in Proc. the 1995 ACM third international symposium on Field Programmable gate arrays, pp.111-117, 1995.
• Yann Lecun, Léon Bottou, Yoshua Bendigo and Patrick Haffner,′′Gradient-Based Learning Applied to Document Recognition,′′ In Proceedings of the IEEE, vol.86, no.11, pp. 2278-2324, 1998.

タイトルに関連する用語 (4件)： 細粒度 ,  再構成可能 ,  ディープラーニング ,  論理素子